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参数资料
| 型号： | TOOLSTICK530ADC |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 195/220页 |
| 文件大小： | 0K |
| 描述： | DAUGHTR CARD TOOLSTICK C8051F530 |
| 标准包装： | 1 |
| 系列： | ToolStick |
| 类型： | MCU |
| 适用于相关产品： | C8051F530A |
| 所含物品： | 板 |
| 产品目录页面： | 626 (CN2011-ZH PDF) |
| 配用： | 336-1345-ND - TOOLSTICK BASE ADAPTER 336-1182-ND - ADAPTER USB DEBUG FOR C8051FXXX |
| 相关产品： | 336-1486-5-ND - IC 8051 MCU 8K FLASH 20TSSOP 336-1485-5-ND - IC 8051 MCU 8K FLASH 20QFN |
| 其它名称： | 336-1487 |
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C8051F52x/F53x
76
Rev. 1.4
7. Comparator
C8051F52x/F52xA/F53x/F53xA devices include one on-chip programmable voltage comparator. The
Comparator is shown in Figure 7.1.
The Comparator offers programmable response time and hysteresis, an analog input multiplexer, and two
outputs that are optionally available at the Port pins: a synchronous “latched” output (CP0), or an asyn-
chronous “raw” output (CP0A). The asynchronous CP0A signal is available even when the system clock is
not active. This allows the Comparator to operate and generate an output with the device in STOP or SUS-
PEND mode. When assigned to a Port pin, the Comparator output may be configured as open drain or
push-pull (see Section “13.2. Port I/O Initialization” on page 126). The Comparator may also be used as a
reset source (see Section “11.5. Comparator Reset” on page 110).
The Comparator inputs are selected in the CPT0MX register (SFR Definition 7.2). The CMX0P3–CMX0P0
bits select the Comparator0 positive input; the CMX0N3–CMX0N0 bits select the Comparator0 negative
input.
Important Note About Comparator Inputs: The Port pins selected as Comparator inputs should be con-
figured as analog inputs in their associated Port configuration register and configured to be skipped by the
Crossbar (for details on Port configuration, see Section “13.3. General Purpose Port I/O” on page 128).
Figure 7.1. Comparator Functional Block Diagram
The Comparator output can be polled in software, used as an interrupt source, internal oscillator suspend
awakening source and/or routed to a Port pin. When routed to a Port pin, the Comparator output is avail-
able asynchronous or synchronous to the system clock; the asynchronous output is available even in
STOP or SUSPEND mode (with no system clock active). When disabled, the Comparator output (if
assigned to a Port I/O pin via the Crossbar) defaults to the logic low state, and its supply current falls to
VDD
CPT0C
N
Reset
Decision
Tree
+
-
Crossbar
Interrupt
Logic
Q
SET
CLR
D
Q
SET
CLR
D
(SYNCHRONIZER)
GND
CP0 +
CP0 -
P0.1
P0.3
P0.5
P0.7*
CP0EN
CP0OUT
CP0RIF
CP0FIF
CP0HYP1
CP0HYP0
CP0HYN1
CP0HYN0
CPT0M
X
CMX0N3
CMX0N2
CMX0N1
CMX0N0
CMX0P3
CMX0P2
CMX0P1
CMX0P0
CPT0MD
CP
0RI
E
CP
0
F
IE
CP
0
M
D
1
CP
0
M
D
0
CP0
CP0A
CP0
Rising-edge
CP0
Falling-edge
CP0
Interrupt
P1.1*
P1.3*
P1.5*
P1.7*
P0.0
P0.2
P0.4
P0.6*
P1.0*
P1.2*
P1.4*
P1.6*
*Available in
'F53x/'F53xA
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