参数资料
型号: TOOLSTICK717MPP
厂商: Silicon Laboratories Inc
文件页数: 73/306页
文件大小: 0K
描述: PLATFORM PROG TOOLSTCK F717
标准包装: 1
系列: ToolStick
类型: 微控制器编程器
适用于相关产品: C8051F717
所含物品:
产品目录页面: 626 (CN2011-ZH PDF)
其它名称: 336-1967
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C8051F70x/71x
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Rev. 1.0
25.1. Power-On Reset
During power-up, the device is held in a reset state and the RST pin is driven low until VDD settles above
VRST. A delay occurs before the device is released from reset; the delay decreases as the VDD ramp time
increases (VDD ramp time is defined as how fast VDD ramps from 0 V to VRST). Figure 25.2. plots the
power-on and VDD monitor reset timing. The maximum VDD ramp time is 1 ms; slower ramp times may
cause the device to be released from reset before VDD reaches the VRST level. For ramp times less than
1 ms, the power-on reset delay (TPORDelay) is typically less than 10 ms.
On exit from a power-on reset, the PORSF flag (RSTSRC.1) is set by hardware to logic 1. When PORSF is
set, all of the other reset flags in the RSTSRC Register are indeterminate (PORSF is cleared by all other
resets). Since all resets cause program execution to begin at the same location (0x0000) software can
read the PORSF flag to determine if a power-up was the cause of reset. The content of internal data mem-
ory should be assumed to be undefined after a power-on reset. The VDD monitor is enabled following a
power-on reset.
Figure 25.2. Power-On and VDD Monitor Reset Timing
Power-On
Reset
VDD
Monitor
Reset
RST
t
V
DD
Supp
ly
Logic HIGH
Logic LOW
TPORDelay
V
DD
VRST
VDD
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