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参数资料
| 型号： | TS5071 |
| 厂商： | 意法半导体 |
| 元件分类： | Codec |
| 英文描述： | Programmable Codec/Filter COMBO 3ND Generation(可编程编码解码器/滤波器) |
| 中文描述： | 可编程的编解码器/滤波器组合3ND代（可编程编码解码器/滤波器） |
| 文件页数： | 20/32页 |
| 文件大小： | 283K |
| 代理商： | TS5071 |
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Figure 6:
DelayedData Timing (short frame mode)
SERIALCONTROL PORT TIMING
Symbol
f
CCLK
t
WCH
t
WCL
t
RC
t
FC
t
HCS
t
HSC
t
SSC
t
SSCO
Parameter
Min.
Typ.
Max.
2.048
Unit
MHz
ns
ns
ns
ns
ns
ns
ns
ns
Frequency of CCLK
Period of CCLK High (measured from V
IH
to V
IH
)
Period of CCLK Low (measured from V
IL
to V
IL
)
Rise Time of CCLK (measured from V
IL
to V
IH
)
Fall Time of CCLK (measured from V
IH
to V
IL
)
Hold Time, CCLK Low to CS Low (CCLK1)
Hold Time, CCLK Low to CS High (CCLK8)
Setup Time, CS Transition to CCLK Low
Setup Time, CS Transition to CCLK High (to insure CO is not
enabled for singlebyte)
Setup Time, CI (CI/O) Data in to CCLK low
Hold Time, CCLK Low to CI (CI/O) Invalid
Delay Time, CCLK High to CO (CI/O) Data Out Valid
(load = 100pF plus 2 LSTTL loads)
Delay Time, CS Low to CO (CI/O) Valid
(applies only if separate CS used for byte 2)
Delay Time, CS or CCLK9 High to CO (CI/O) High Impedance
(applies to earlierof CS high or CCLK9 high)
160
160
50
50
10
100
70
50
t
SDC
t
HCD
t
DCD
50
50
ns
ns
ns
80
t
DSD
80
ns
t
DDZ
15
80
ns
INTERFACE LATCH TIMING
Symbol
t
SLC
t
HCL
t
DCL
Parameter
Min.
100
50
Typ.
Max.
Unit
ns
ns
ns
Setup Time, I
L
Valid to CCLK 8 of Byte 1 Low.I
L
as Input
Hold Time, I
L
Valid from CCLK 8 of Byte 1 Low. I
L
as Input
Delay Time, CCLK 8 of Byte 2Low to I
L
. C
L
= 50 pF.I
L
as Output
200
MASTER RESETPIN
Symbol
t
WMR
Parameter
Min.
1
Typ.
Max.
Unit
μ
s
Duration of Master Reset High
TS5070 - TS5071
20/32
相关PDF资料 |
PDF描述 |
|---|---|
| TS507 | High Precision Rail-to-Rail Operational Amplifier |
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参数描述 |
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