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参数资料
型号： UPD78F1167AGF-GAS-AX
厂商： Renesas Electronics America
文件页数： 905/966页
文件大小： 0K
描述： MCU 16BIT 78K0R/KX3 100-LQFP
标准包装： 300
系列： 78K0R/Kx3
核心处理器： 78K/0R
芯体尺寸： 16-位
速度： 20MHz
连通性： 3 线 SIO，I²C，LIN，UART/USART
外围设备： DMA，LVD，POR，PWM，WDT
输入/输出数： 83
程序存储器容量： 384KB（384K x 8）
程序存储器类型： 闪存
RAM 容量： 24K x 8
电压 - 电源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
数据转换器： A/D 16x10b; D/A 2x8b
振荡器型： 内部
工作温度： -40°C ~ 85°C
封装/外壳： 100-LQFP
包装： 托盘
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APPENDIX B LIST OF CAUTIONS
User’s Manual U17894EJ9V0UD
911
(12/35)
Chapter
Cl
assi
fi
cati
on
Function
Details of
Function
Cautions
Page
Setting overflow
time
The watchdog timer continues its operation during self-programming of the flash
memory and EEPROM emulation. During processing, the interrupt acknowledge time
is delayed.
Set the overflow time and window size taking this delay into
consideration.
p.341
When data is written to WDTE for the first time after reset release, the watchdog
timer is cleared in any timing regardless of the window open time, as long as the
register is written before the overflow time, and the watchdog timer starts counting
again.
p.342
The watchdog timer continues its operation during self-programming of the flash
memory and EEPROM emulation.
During processing, the interrupt acknowledge
time is delayed.
Set the overflow time and window size taking this delay into
consideration.
p.342
When bit 0 (WDSTBYON) of the option byte (000C0H) = 0, the window open period
is 100% regardless of the values of WINDOW1 and WINDOW0.
p.342
Setting window
open period
Do not set the window open period to 25% if the watchdog timer corresponds to
either of the conditions below.
When used at a supply voltage (VDD) below 2.7 V.
When stopping all main system clocks (internal high-speed oscillation clock, X1
clock, and external main system clock) by use of the STOP mode or software.
Low-power consumption mode
p.342
Chapter
9
Soft
Watchdog
timer
Setting interval
interrupt
When operating with the X1 oscillation clock after releasing the STOP mode, the CPU
starts operating after the oscillation stabilization time has elapsed.
Therefore, if the period between the STOP mode release and the watchdog timer
overflow is short, an overflow occurs during the oscillation stabilization time, causing a
reset.
Consequently, set the overflow time in consideration of the oscillation stabilization
time when operating with the X1 oscillation clock and when the watchdog timer is to
be cleared after the STOP mode release by an interval interrupt.
p.343
Change the output clock after disabling clock output (PCLOEn = 0).
p.346
Chapter
1
0
Soft
Clock
output/
buzzer
output
controller
CKS0, CKS1:
Clock output
select registers
0, 1
If the selected clock (fMAIN or fSUB) stops during clock output (PCLOEn = 1), the output
becomes undefined.
p.346
When setting the A/D converter, be sure to set ADCEN to 1 first. If ADCEN = 0,
writing to a control register of the A/D converter is ignored, and, even if the register is
read, only the default value is read (except for port mode registers 2 and 15 (PM2,
PM15)).
p.351
PER0:
Peripheral
enable register 0
Be sure to clear bit 1 of the PER0 register to 0.
p.351
ADM: A/D
converter mode
register
A/D conversion must be stopped before rewriting bits FR0 to FR2, LV1, and LV0 to
values other than the identical data.
p.352
Chapter
1
Soft
A/D
converter
A/D conversion
time selection
(2.7 V
≤ AVREF0 ≤
5.5 V)
Set the conversion times with the following conditions.
Conventional-specification products (
μPD78F116x)
4.0 V
≤ AVREF0 ≤ 5.5 V: fAD = 0.6 to 3.6 MHz
2.7 V
≤ AVREF0 < 4.0 V: fAD = 0.6 to 1.8 MHz
Functionally expanded products (
μPD78F116xA)
4.0 V
≤ AVREF0 ≤ 5.5 V: fAD = 0.33 to 3.6 MHz
2.7 V
≤ AVREF0 < 4.0 V: fAD = 0.33 to 1.8 MHz
p.353
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