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参数资料
型号： UPD78F1178AGF-GAT-AX
厂商： Renesas Electronics America
文件页数： 948/968页
文件大小： 0K
描述： MCU 16BIT 78K0R/KX3 128-LQFP
标准包装： 300
系列： 78K0R/Kx3
核心处理器： 78K/0R
芯体尺寸： 16-位
速度： 20MHz
连通性： 3 线 SIO，EBI/EMI，I²C，LIN，UART/USART
外围设备： DMA，LVD，POR，PWM，WDT
输入/输出数： 111
程序存储器容量： 512KB（512K x 8）
程序存储器类型： 闪存
RAM 容量： 30K x 8
电压 - 电源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
数据转换器： A/D 16x10b; D/A 2x8b
振荡器型： 内部
工作温度： -40°C ~ 85°C
封装/外壳： 128-LQFP
包装： 托盘
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APPENDIX C REVISION HISTORY
User’s Manual U18432EJ5V0UD
950
(3/5)
Page
Description
Classification
CHAPTER 13 SERIAL ARRAY UNIT (continuation)
p.459
Change of Figure 13-37. Flowchart of Master Reception (in Single-Reception Mode)
(c)
p.460
Addition of Figure 13-38. Timing Chart of Master Reception (in Continuous Reception Mode)
(Type 1: DAPmn = 0, CKPmn = 0)
(c)
p.461
Addition of Figure 13-39. Flowchart of Master Reception (in Continuous Reception Mode)
(c)
p.474
Change of Figure 13-51. Procedure for Resuming Slave Transmission
(b)
p.476
Change of Figure 13-53. Flowchart of Slave Transmission (in Single-Transmission Mode)
(c)
p.478
Change of Figure 13-55. Flowchart of Slave Transmission (in Continuous Transmission
Mode)
(c)
p.480
Change of Figure 13-56. Example of Contents of Registers for Slave Reception of 3-Wire
Serial I/O (CSI00, CSI01, CSI10, CSI11, CSI20, CSI21)
(c)
p.482
Change of Figure 13-59. Procedure for Resuming Slave Reception
(c)
p.484
Change of Figure 13-61. Flowchart of Slave Reception (in Single-Reception Mode)
(c)
p.486
Addition of Caution to Figure 13-62. Example of Contents of Registers for Slave
Transmission/Reception of 3-Wire Serial I/O (CSI00, CSI01, CSI10, CSI11, CSI20, CSI21)
(c)
p.487
Addition of Caution to Figure 13-63. Initial Setting Procedure for Slave Transmission/Reception
(c)
p.489
Change of Figure 13-65. Procedure for Resuming Slave Transmission/Reception and
addition of Caution
(c)
p.491
Change of Figure 13-67. Flowchart of Slave Transmission/Reception (in Single-
Transmission/Reception Mode) and addition of Caution
(c)
p.493
Change of Figure 13-69. Flowchart of Slave Transmission/Reception (in Continuous
Transmission/Reception Mode) and addition of Caution
(c)
p.509
Change of Figure 13-79. Example of Contents of Registers for UART Reception of UART
(UART0, UART1, UART2, UART3) (1/2)
(c)
p.512
Change of Figure 13-82. Procedure for Resuming UART Reception
(c)
p.514
Change of Figure 13-84. Flowchart of UART Reception
(c)
p.528
Change of 13.7 Operation of Simplified I
2C (IIC10, IIC11, IIC20, IIC21) Communication
(c)
p.529
Change of transfer rate in 13.7.1 Address field transmission
(b)
p.534
Change of transfer rate in 13.7.2 Data transmission
(b)
p.537
Change of error detection flag and transfer rate in 13.7.3 Data reception
(b)
p.542
Addition of Caution to 13.7.5 Calculating transfer rate
(c)
p.542
Change of Remark in 13.7.5 Calculating transfer rate
(c)
p.545
Addition of Figure 13-105. Processing Procedure in Case of Parity Error or Overrun Error
(c)
CHAPTER 14 SERIAL INTERFACE IIC0
p.564
Change of description of STT0 bit in Figure 14-6. Format of IIC Control Register 0 (IICC0) (3/4)
(c)
CHAPTER 16 DMA CONTROLLER
p.635
Addition of Note to Figure 16-4. Format of DMA Mode Control Register n (DMCn) (1/2)
(c)
p.640
Change of description in 16.5.1 CSI consecutive transmission
(c)
p.641
Change of description in Figure 16-7. Setting Example of CSI Consecutive Transmission
(c)
pp.642, 643
Addition of 16.5.2 CSI master reception
(c)
pp.644, 645
Addition of 16.5.3 CSI transmission/reception
(c)
p.650
Change of description in 16.5.6 Holding DMA transfer pending by DWAITn
(c)
Remark
“Classification” in the above table classifies revisions as follows.
(a): Error correction, (b): Addition/change of specifications, (c): Addition/change of description or note,
(d): Addition/change of package, part number, or management division, (e): Addition/change of related
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