参数资料
型号: UPD78F9232CS-CAA-A
厂商: Renesas Electronics America
文件页数: 342/419页
文件大小: 0K
描述: MCU 8BIT 4KB FLASH 30PIN
标准包装: 400
系列: 78K0S/Kx1+
核心处理器: 78K0S
芯体尺寸: 8-位
速度: 10MHz
连通性: LIN,UART/USART
外围设备: LVD,POR,PWM,WDT
输入/输出数: 24
程序存储器容量: 4KB(4K x 8)
程序存储器类型: 闪存
RAM 容量: 256 x 8
电压 - 电源 (Vcc/Vdd): 2 V ~ 5.5 V
数据转换器: A/D 4x10b
振荡器型: 内部
工作温度: -40°C ~ 85°C
封装/外壳: 30-DIP(0.300",7.62mm)
包装: 托盘
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APPENDIX D LIST OF CAUTIONS
User’s Manual U17446EJ5V0UD
404
(15/20)
Chapter
Cl
assi
fi
cati
on
Function
Details of
Function
Cautions
Page
Settings and
operating
statuses in HALT
mode
Because an interrupt request signal is used to clear the standby mode, if there
is an interrupt source with the interrupt request flag set and the interrupt mask
flag reset, the standby mode is immediately cleared if set.
p.241
Chapter
1
4
Soft
Standby
function
Settings and
operating
statuses in STOP
mode
Because an interrupt request signal is used to clear the standby mode, if there
is an interrupt source with the interrupt request flag set and the interrupt mask
flag reset, the standby mode is immediately cleared if set. Thus, in the STOP
mode, the normal operation mode is restored after the STOP instruction is
executed and then the operation is stopped for 34
μs (TYP.) (after an
additional wait time for stabilizing the oscillation set by the oscillation
stabilization time select register (OSTS) has elapsed when crystal/ceramic
oscillation is used).
p.244
For an external reset, input a low level for 2
μs or more to the RESET pin.
p.248
During reset signal generation, the system clock and low-speed internal
oscillation clock stop oscillating.
p.248
When the RESET pin is used as an input-only port pin (P34), the 78K0S/KB1+
is reset if a low level is input to the RESET pin after reset is released by the
POC circuit, the LVI circuit and the watchdog timer and before the option byte
is referenced again. The reset status is retained until a high level is input to
the RESET pin.
p.248
The LVI circuit is not reset by the internal reset signal of the LVI circuit.
p.249
Hard
Timing of reset
by overflow of
watchdog timer
The watchdog timer is also reset in the case of an internal reset of the
watchdog timer.
p.251
Chapter
1
5
Soft
Reset
function
RESF: Reset
control flag
register
Do not read data by a 1-bit memory manipulation instruction.
p.255
Soft
If an internal reset signal is generated in the POC circuit, the reset control flag
register (RESF) is cleared to 00H.
p.256
Hard
Functions of
power-on-clear
circuit
Use these products in the following voltage range because the detection
voltage (VPOC) of the POC circuit is the supply voltage range.
Standard product, (A) grade product: 2.2 to 5.5 V, (A2) grade product: 2.26 to
5.5 V
p.256
Chapter
1
6
Soft
Power-on-
clear circuit
Cautions for
power-on-clear
circuit
In a system where the supply voltage (VDD) fluctuates for a certain period in
the vicinity of the POC detection voltage (VPOC), the system may be
repeatedly reset and released from the reset status. In this case, the time
from release of reset to the start of the operation of the microcontroller can be
arbitrarily set by taking the following action.
p.258
To stop LVI, follow either of the procedures below.
When using 8-bit manipulation instruction: Write 00H to LVIM.
When using 1-bit memory manipulation instruction: Clear LVION to 0.
p.261
LVIM: Low-
voltage detect
register
Be sure to set bits 2 to 6 to 0.
p.261
Bits 4 to 7 must be set to 0.
p.262
Chapter
1
7
Soft
Low-
voltage
detector
LVIS: Low-
voltage detection
level select
register
If values other than same values are written during LVI operation, the value
becomes undefined at the very moment it is written, and thus be sure to stop
LVI (bit 7 of LVIM register (LVION) = 0) before writing.
p.262
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