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参数资料
| 型号： | W29S201T-45 |
| 厂商： | WINBOND ELECTRONICS CORP |
| 元件分类： | PROM |
| 英文描述： | 128K X 16 FLASH 5V PROM, 15 ns, PDSO48 |
| 封装： | 12 X 20 MM, TSOP1-48 |
| 文件页数： | 16/31页 |
| 文件大小： | 253K |
| 代理商： | W29S201T-45 |
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Preliminary W29S201
Publication Release Date: April 1999
- 23 -
Revision A1
Synchronous Burst Read Cycle Timing 3 (5-1-1-1 linear mode)
(Starting Address & Ending Address can be Any Random Address)
TCYC
CLK
TADVS
TADVH
TKAH
n
k
TCES
High-Z
ADV
MODE
A[16:0]
CE
OE
DQ[15:0]
DON'T CARE
UNDEFINED
TAKS
n+1
n
n+2
k
k+1
TOLZ
TCLZ
TKQV
TMODS
TKQH
Load Burst Address (n)
Increment
Address Counter
TKQV
TADVH
TADVS
TKQV
n
n+1
n+3
k
Load Burst Address (k)
DQ's Valid 3 CLK periods
n
n+2
after valid loading (ADV=Low)
DQ's Valid 3 CLK periods
after valid loading (ADV=Low)
k
k+1
k+2
k+3
n+3
Next DQ's Valid 2 CLK periods
after increment (ADV=Hi)
k
Note: The above waveform is applicable to synchronous burst read mode with any starting random address and any ending
burst (can be either even or odd). The ADV must be minimum 3 CLK period pulse, and the total wait states hence can be 5
CLK periods minimum. Initial output data DQ’s become valid 3 CLK periods after the valid address loading started
( ADV =Low) & next sequential output data DQ’s become valid 2 CLK periods after address increment started ( ADV =Hi).
Clock Input Timing Diagram
CLK
TCYC
T KL
TKH
10%
90%
0V
3V
TKLH
TKHL
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
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| W2A21A330KAT2A | 功能描述:电容器阵列与网络 100v 33pF 10% Tol. RoHS:否 制造商:AVX 电容:0.1 uF 容差:20 % 电压额定值:6.3 V 元件数量:2 工作温度范围: 外壳长度:0.8 mm 外壳宽度:1.6 mm 外壳高度:0.5 mm 端接类型:SMD/SMT 系列:PG |
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