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参数资料
| 型号： | WBLXT9785HC.C2V |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, HQFP -208 |
| 文件页数： | 39/222页 |
| 文件大小： | 3158K |
| 代理商： | WBLXT9785HC.C2V |
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Page 133
Cortina Systems LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
LXT9785/LXT9785E
Datasheet
249241, Revision 11.0
16 April 2007
4.7 Serial MII Operation
4.7.4
Receive Data Stream
Receive data and control information are signalled in ten-bit segments. In 100 Mbps
mode, each segment contains a new byte of data. In 10 Mbps mode, each segment is
repeated ten times (except for the CRS bit), and the MAC can sample any of the ten
segments.
4.7.4.1
Carrier Sense
The CRS bit (slot 0) is generated when a packet is received from the network interface.
The CRS bit is set in real time, even in 10 Mbps mode (all other bits are repeated in 10
sequential segments).
4.7.4.2
Receive Data Valid
The LXT9785/LXT9785E asserts the RX_DV bit (slot 1) when it receives a valid packet.
The assertion timing changes depending on line operating speed:
For 100BASE-TX and 100BASE-FX links, the RX_DV bit is asserted from the first
nibble of preamble to the last nibble of the data packet.
For 10BASE-T links, the entire preamble is truncated. The RX_DV bit is asserted with
the first nibble of the Start-of-Frame Delimiter (SFD) “5D” and remains asserted until
the end of the packet.
4.7.4.3
Receive Error
When the LXT9785/LXT9785E receives an invalid symbol from the network in 100BASE-
TX mode, it drives “0101” on the associated RxData signals.
4.7.4.4
Receive Status Encoding
The LXT9785/LXT9785E encodes status information onto the RxData line during IPG as
seen in Table 44 on page 134. Status bit RxData<5> indicates the validity of the upper
nibble (RxData<7:4> of the last byte of the previous frame). RxData and RX_DV are
passed through the internal elasticity FIFO to smooth any clock rate differences between
the recovered clock and the 125 MHz reference clock.
4.7.5
Collision
The SMII interface does not provide a collision output and relies on the MAC to interpret
COL conditions using CRS and TxEN. CRS is unaffected by the transmit path.
Figure 19
Serial MII Receive Synchronization
CRS
RX_DV
RXD0
RXD1
RXD2
RXD3
RXD4
RXD5
RXD6
RXD7
CRS
CLOCK
RxSYNC
RX
RXER
Speed
Duplex
Link
J abber
Valid
FCE
RXD7
相关PDF资料 |
PDF描述 |
|---|---|
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| WBLXT9785HC.D0 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
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| WBLXT9785HE.D0-865114 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| WBLXT9785HE.D0-865114 | 制造商:Cortina Systems Inc 功能描述:PHY 8-CH 10Mbps/100Mbps 208-Pin PQFP |
| WBM-DATA | 制造商:Thomas & Betts 功能描述: |
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