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参数资料
| 型号： | WJLXT385LEB1 |
| 厂商： | INTEL CORP |
| 元件分类： | 数字传输电路 |
| 英文描述： | DATACOM, PCM TRANSCEIVER, PQFP144 |
| 封装： | ROHS COMPLIANT, LQFP-144 |
| 文件页数： | 14/138页 |
| 文件大小： | 1545K |
| 代理商： | WJLXT385LEB1 |
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110
Document Number: 249252
Revision Number: 006
Revision Date: 19-Jan-2006
Intel LXT385 Octal E1 S/H PCM Transceiver with JA
Table 61 lists receive timing characteristics for the LXT385 ransceiver.
Figure 20 is a receive timing diagram for the LXT385 ransceiver.
Table 61. Intel
LXT385 Transceiver Receive Timing Characteristics
Parameter
Sym.
Min.
Typ.
Max.
Unit
Test Condition
Receive Clock Timing
Receive clock-recovery capture range, relative
to nominal frequency
±80
ppm
MCLK = ±100 ppm
Receive clock duty cycle
1
40
50
60
%
Receive clock pulse width1
tPW
447
488
529
ns
Receive clock pulse width low time
tPWL
203
244
285
ns
Receive clock pulse width high time
tPWH
203
244
285
ns
RCLK, RPOS, RNEG Timing
RPOS/RNEG to RCLK rising setup time
tSUR
200
244
ns
RCLK rising to RPOS/RNEG hold time
tHR
200
244
ns
RPOS/RNEG pulse width (MCLK = high)2
200
244
300
ns
Rise/fall time3
20
ns
CLoad = 15 pF
Delay time between RPOS/RNEG and RCLK
5
ns
MCLK = high4
1. RCLK duty cycle widths vary depending on extent of received pulse jitter displacement. Maximum and
minimum RCLK duty cycles are for worst-case jitter conditions (0.2 UI displacement, per ITU G.823).
2. Clock recovery is disabled in this mode.
3. For all digital outputs.
4. If MCLK = high, the receive PLLs are replaced by a simple EXOR circuit.
Figure 20. Intel
LXT385 Transceiver - Receive Timing
CLKE = 0
RPOS
RNEG
CLKE = 1
RPOS
RNEG
RCLK
tPW
tPWH
tSUR
tPWL
tHR
tSUR
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PDF描述 |
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