参数资料
| 型号： | X1205S8 |
| 厂商： | Intersil |
| 文件页数： | 6/22页 |
| 文件大小： | 0K |
| 描述： | IC RTC/CALENDAR 2-WIRE 8-SOIC |
| 标准包装： | 100 |
| 类型： | 时钟/日历 |
| 特点： | 警报器，闰年 |
| 时间格式： | HH:MM:SS（12/24 小时） |
| 数据格式： | YY-MM-DD-dd |
| 接口： | I²C，2 线串口 |
| 电源电压： | 2.7 V ~ 5.5 V |
| 电压 - 电源，电池： | 1.8 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 8-SOIC |
| 包装： | 管件 |
14
FN8097.3
May 2, 2006
Figure 7. Slave Address, Word Address, and Data Bytes
Write Operations
Byte Write
For a write operation, the device requires the Slave
Address Byte and the Word Address Bytes. This gives
the master access to any one of the words in the CCR.
(Note: Prior to writing to the CCR, the master must
write a 02h, then 06h to the status register in two pre-
ceding operations to enable the write operation. See
“Writing to the Clock/Control Registers.” Upon receipt
of each address byte, the X1205 responds with an
acknowledge. After receiving both address bytes the
X1205 awaits the eight bits of data. After receiving the
8 data bits, the X1205 again responds with an
acknowledge. The master then terminates the transfer
by generating a stop condition. The X1205 then
begins an internal write cycle of the data to the nonvol-
atile memory. During the internal write cycle, the
device inputs are disabled, so the device will not
respond to any requests from the master. The SDA out-
put is at high impedance. See Figure 8.
Figure 8. Byte Write Sequence
Slave Address Byte
Byte 0
D7
D6
D5
D2
D4
D3
D1
D0
A0
A7
A2
A4
A3
A1
Data Byte
Byte 3
A6
A5
0
00
0
1
10
1
R/W
1
0
Word Address 1
Byte 1
Word Address 0
Byte 2
S
t
a
r
t
S
t
o
p
Slave
Address
Word
Address 1
Data
A
C
K
A
C
K
A
C
K
SDA Bus
Signals From
The Slave
Signals from
the Master
0
A
C
K
Word
Address 0
1
00 0 0 0 0 0 0
10 1
X1205
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