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参数资料
| 型号： | X5045S8-4.5A |
| 厂商： | Intersil |
| 文件页数： | 12/21页 |
| 文件大小： | 0K |
| 描述： | IC CPU SUPRV 4K EE RST HI 8SOIC |
| 标准包装： | 100 |
| 类型： | 简单复位/加电复位 |
| 监视电压数目： | 1 |
| 输出： | 开路漏极或开路集电极 |
| 复位： | 高有效 |
| 复位超时： | 最小为 100 ms |
| 电压 - 阀值： | 4.62V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 8-SOIC |
| 包装： | 管件 |
X5043, X5045
CS
0
1
2
3
4
5
6
7
8
9
1 0
12 1 3 14 15 1 6 17 18 1 9 20 21 2 2 23
SCK
Instruction
8 Bit Address
Data Byte 1
SI
8
7
6
5 3 2
1
0
7
6
5
4 3 2 1
0
9 th Bit of Address
CS
2 4 25 26 2 7 28 29 3 0 31 32 33 34 35 36 37 38 39
SCK
Data Byte 2
Data Byte 3
Data Byte N
SI
7
6
5 4 3 2
1
0
7
6
5 4 3 2
1
0
6
5
4 3 2 1
0
FIGURE 9. WRITE MEMORY SEQUENCE
Operational Notes
The device powers-up in the following state:
1. The device is in the low power standby state.
2. A HIGH to LOW transition on CS is required to enter an
active state and receive an instruction.
3. SO pin is high impedance.
4. The Write Enable Latch is reset.
5. The Flag Bit is reset.
6. Reset Signal is active for t PURST .
Data Protection
The following circuitry has been included to prevent
inadvertent writes:
? A WREN instruction must be issued to set the Write
Enable Latch.
? CS must come HIGH at the proper clock count in order to
start a nonvolatile write cycle.
? Block Protect bits provide additional level of write
protection for the memory array.
? The WP pin LOW blocks nonvolatile write operations.
12
FN8126.2
March 16, 2006
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PDF描述 |
|---|---|
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参数描述 |
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| X5045S8I-2.7A | 功能描述:IC CPU SUPRV 4K EE RST HI 8SOIC RoHS:否 类别:集成电路 (IC) >> PMIC - 监控器 系列:- 标准包装:1 系列:- 类型:简单复位/加电复位 监视电压数目:1 输出:开路漏极或开路集电极 复位:低有效 复位超时:标准传输延迟为 60 µs 电压 - 阀值:3V 工作温度:-40°C ~ 85°C 安装类型:表面贴装 封装/外壳:SC-74A，SOT-753 供应商设备封装:SOT-23-5 包装:Digi-Reel® 其它名称:LM8364BALMF30DKR |
| X5045S8I-2.7AC7975 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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