参数资料
| 型号： | X9258US24I-2.7T1 |
| 厂商： | Intersil |
| 文件页数： | 5/19页 |
| 文件大小： | 0K |
| 描述： | IC DGTL POT QUAD 100K 24SOIC |
| 标准包装： | 1,000 |
| 系列： | XDCP™ |
| 接片： | 256 |
| 电阻（欧姆）： | 100k |
| 电路数： | 4 |
| 温度系数： | 标准值 ±300 ppm/°C |
| 存储器类型： | 非易失 |
| 接口： | I²C（设备位址） |
| 电源电压： | 2.7 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 24-SOIC |
| 包装： | 带卷 (TR) |
13
FN8168.6
December 15, 2011
Power-Up and Power-Down Requirement
The are no restrictions on the sequencing of the bias supplies
VCC, V+, and V- provided that all three supplies reach their final
values within 1ms of each other. At all times, the voltages on
the potentiometer pins must be less than V+ and more than V-.
The recall of the wiper position from nonvolatile memory is not
in effect until all supplies reach their final value. The VCC ramp
rate specification is always in effect.
Equivalent AC Load Circuit
Test Circuit #3 SPICE Macro Model
AC Test Conditions
Input Pulse Levels
VCC x 0.1 to VCC x 0.9
Input Rise and Fall Times
10ns
Input and Output Timing Level
VCC x 0.5
5V
1533
100pF
SDA OUTPUT
2.7V
100pF
10pF
RH
RTOTAL
CH
25pF
CW
CL
10pF
RW
RL
MACRO MODEL
AC Timing
Over recommended operating conditions, unless otherwise specified.
SYMBOL
PARAMETER
MIN
(Note 12)
MAX
(Note 12)
UNIT
fSCL
Clock Frequency
400
kHz
tCYC
Clock Cycle Time
2500
ns
tHIGH
Clock High Time
600
ns
tLOW
Clock Low Time
1300
ns
tSU:STA
Start Setup Time
600
ns
tHD:STA
Start Hold Time
600
ns
tSU:STO
Stop Setup Time
600
ns
tSU:DAT
SDA Data Input Setup Time
100
ns
tHD:DAT
SDA Data Input Hold Time
30
ns
tR
SCL and SDA Rise Time (Note 20)
300
ns
tF
SCL and SDA Fall Time (Note 20)
300
ns
tAA
SCL Low to SDA Data Output Valid Time
900
ns
tDH
SDA Data Output Hold Time
50
ns
TI
Noise Suppression Time Constant at SCL and SDA Inputs
50
ns
tBUF
Bus Free Time (Prior to any Transmission)
1300
ns
tSU:WPA
WP, A0, A1, A2 and A3 Setup Time
0
ns
tHD:WPA
WP, A0, A1, A2 and A3 Hold Time
0
ns
NOTE:
20. A device must internally provide a hold time of at least 300ns for the SDA signal in order to bridge the undefined region of the falling edge of SCL.
X9258
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PDF描述 |
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