参数资料
| 型号： | XA3S1600E-4FGG400I |
| 厂商： | Xilinx Inc |
| 文件页数： | 26/37页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 1600K 400FBGA |
| 标准包装： | 60 |
| 系列： | Spartan®-3E XA |
| LAB/CLB数： | 3688 |
| 逻辑元件/单元数： | 33192 |
| RAM 位总计： | 663552 |
| 输入/输出数： | 304 |
| 门数： | 1600000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 400-BGA |
| 供应商设备封装： | 400-FBGA（21x21） |
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DS635 (v2.0) September 9, 2009
Product Specification
32
R
Slave Parallel Mode Timing
Table 39: Timing for the Slave Parallel Configuration Mode
Symbol
Description
-4 Speed Grade
Units
Min
Max
Clock-to-Output Times
TSMCKBY
The time from the rising transition on the CCLK pin to a signal transition at the
BUSY pin
-12.0
ns
Setup Times
TSMDCC
The time from the setup of data at the D0-D7 pins to the active edge the CCLK
pin
11.0
-ns
TSMCSCC
Setup time on the CSI_B pin before the active edge of the CCLK pin
10.0
-ns
TSMCCW(2)
Setup time on the RDWR_B pin before active edge of the CCLK pin
23.0
-ns
Hold Times
TSMCCD
The time from the active edge of the CCLK pin to the point when data is last
held at the D0-D7 pins
1.0
-ns
TSMCCCS
The time from the active edge of the CCLK pin to the point when a logic level
is last held at the CSO_B pin
0
-ns
TSMWCC
The time from the active edge of the CCLK pin to the point when a logic level
is last held at the RDWR_B pin
0
-ns
Clock Timing
TCCH
The High pulse width at the CCLK input pin
5
-ns
TCCL
The Low pulse width at the CCLK input pin
5
-ns
FCCPAR
Frequency of the clock
signal at the CCLK input
pin
No bitstream
compression
Not using the BUSY pin(2)
050
MHz
Using the BUSY pin
0
66
MHz
With bitstream compression
0
20
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 6.
2.
In the Slave Parallel mode, it is necessary to use the BUSY pin when the CCLK frequency exceeds this maximum specification.
3.
Some Xilinx documents refer to Parallel modes as “SelectMAP” modes.
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参数描述 |
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