参数资料
| 型号： | XAM1808AZCE4 |
| 厂商： | Texas Instruments |
| 文件页数： | 76/264页 |
| 文件大小： | 0K |
| 描述： | IC ARM PROCESSOR 361NFBGA |
| 标准包装： | 160 |
| 系列： | Sitara ARM®, Cortex™A8 |
| 处理器类型： | ARM 微处理器 |
| 速度： | 456MHz |
| 电压： | 1.25 V ~ 1.35 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 361-LFBGA |
| 供应商设备封装： | 361-NFBGA（13x13） |
| 包装： | 托盘 |
| 其它名称： | 296-27534 XAM1808AZCE4-ND |
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SPRS653E – FEBRUARY 2010 – REVISED MARCH 2014
Table 6-79. Additional(1) SPI1 Slave Timings, 5-Pin Option(2)(3)
1.3V, 1.2V
1.1V
1.0V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
Required delay from SPI1_SCS asserted at slave to
25
td(SCSL_SPC)S
P+1.5
ns
first SPI1_CLK edge at slave.
Polarity = 0, Phase = 0,
0.5M+P+4
0.5M+P+5
0.5M+P+6
from SPI1_CLK falling
Polarity = 0, Phase = 1,
P+4
P+5
P+6
Required delay from final
from SPI1_CLK falling
26
td(SPC_SCSH)S
SPI1_CLK edge before
ns
Polarity = 1, Phase = 0,
SPI1_SCS is deasserted.
0.5M+P+4
0.5M+P+5
0.5M+P+6
from SPI1_CLK rising
Polarity = 1, Phase = 1,
P+4
P+5
P+6
from SPI1_CLK rising
tena(SCSL_SOMI)
Delay from master asserting SPI1_SCS to slave
27
P+15
P+17
P+19
ns
S
driving SPI1_SOMI valid
Delay from master deasserting SPI1_SCS to slave 3-
28
tdis(SCSH_SOMI)S
P+15
P+17
P+19
ns
stating SPI1_SOMI
Delay from master deasserting SPI1_SCS to slave
29
tena(SCSL_ENA)S
15
17
19
ns
driving SPI1_ENA valid
Polarity = 0, Phase = 0,
2.5P+15
2.5P+17
2.5P+19
from SPI1_CLK falling
Polarity = 0, Phase = 1,
Delay from final clock
2.5P+15
2.5P+17
2.5P+19
from SPI1_CLK rising
receive edge on SPI1_CLK
30
tdis(SPC_ENA)S
ns
to slave 3-stating or driving
Polarity = 1, Phase = 0,
2.5P+15
2.5P+17
2.5P+19
high SPI1_ENA.(4)
from SPI1_CLK rising
Polarity = 1, Phase = 1,
2.5P+15
2.5P+17
2.5P+19
from SPI1_CLK falling
(1)
These parameters are in addition to the general timings for SPI slave modes (Table 6-73).
(2)
P = SYSCLK2 period; M = tc(SPC)M (SPI master bit clock period)
(3)
Figure shows only Polarity = 0, Phase = 0 as an example. Table gives parameters for all four slave clocking modes.
(4)
SPI1_ENA is driven low after the transmission completes if the SPIINT0.ENABLE_HIGHZ bit is programmed to 0. Otherwise it is tri-
stated. If tri-stated, an external pullup resistor should be used to provide a valid level to the master. This option is useful when tying
several SPI slave devices to a single master.
Copyright 2010–2014, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
167
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