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参数资料
| 型号： | XC2C64A-5CPG56C |
| 厂商： | Xilinx Inc |
| 文件页数： | 2/16页 |
| 文件大小： | 0K |
| 描述： | IC CR-II CPLD 64MCELL 56-CSBGA |
| 标准包装： | 360 |
| 系列： | CoolRunner II |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 4.6ns |
| 电压电源 - 内部： | 1.7 V ~ 1.9 V |
| 逻辑元件/逻辑块数目： | 4 |
| 宏单元数： | 64 |
| 门数： | 1500 |
| 输入/输出数： | 45 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 56-LFBGA，CSPBGA |
| 供应商设备封装： | 56-CSBGA（6x6） |
| 包装： | 托盘 |
| 配用： | 122-1536-ND - KIT STARTER SPARTAN-3E 122-1532-ND - KIT DEVELOPMENT SPARTAN 3ADSP |
CoolRunner-II CPLD Family
10
DS090 (v3.1) September 11, 2008
Product Specification
R
Design Security
Designs can be secured during programming to prevent
either accidental overwriting or pattern theft via readback.
Four independent levels of security are provided on-chip,
eliminating any electrical or visual detection of configuration
patterns. These security bits can be reset only by erasing
the entire device. See WP170 for more detail.
Figure 9: Macrocell Clock Chain with DualEDGE Option Shown
Figure 10: CoolCLOCK Created by Cascading Clock Divider and DualEDGE Option
GCK0
GCK1
GCK2
CLK_CT
PTC
DS090_09_121201
D/T
CE
CK
FIF
Latch
DualEDGE
Q
GCK0
GCK1
GCK2
CTC
PTC
D/T
CE
CK
FIF
Latch
DualEDGE
Q
Clock
In
÷2
÷4
÷6
÷8
÷10
÷12
÷14
÷16
GCK2
Synch Reset
Synch Rst
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| XC2C64A-5VQ44C | 制造商:Xilinx 功能描述:CPLD COOLRUNNER-II 1.5K GATES 64 MCRCLLS 500MHZ 0.18UM 1.8V - Trays 制造商:Xilinx 功能描述:IC CPLD 64MC 4.6NS 44VQFP 制造商:Xilinx 功能描述:IC CR-II CPLD 64MCELL 44-VQFP |
| XC2C64A-5VQG100C | 功能描述:IC CR-II CPLD 64MCELL 100-VQFP RoHS:是 类别:集成电路 (IC) >> 嵌入式 - CPLD（复杂可编程逻辑器件） 系列:CoolRunner II 标准包装:24 系列:CoolRunner II 可编程类型:系统内可编程 最大延迟时间 tpd(1):7.1ns 电压电源 - 内部:1.7 V ~ 1.9 V 逻辑元件/逻辑块数目:24 宏单元数:384 门数:9000 输入/输出数:173 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:208-BFQFP 供应商设备封装:208-PQFP（28x28） 包装:托盘 |
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