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参数资料
| 型号： | XC2S300E-6PQ208C |
| 厂商： | Xilinx Inc |
| 文件页数： | 42/108页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V 1536 CLB'S 208-PQFP |
| 产品变化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 标准包装： | 24 |
| 系列： | Spartan®-IIE |
| LAB/CLB数： | 1536 |
| 逻辑元件/单元数： | 6912 |
| RAM 位总计： | 65536 |
| 输入/输出数： | 146 |
| 门数： | 300000 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
| 其它名称： | 122-1211 |
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DS077-3 (v3.0) August 9, 2013
39
Product Specification
Spartan-IIE FPGA Family: DC and Switching Characteristics
R
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
IOB Output Switching Characteristics
Output delays terminating at a pad are specified for LVTTL with 12 mA drive and fast slew rate. For other standards, adjust
the delays with the values shown in IOB Output Delay Adjustments for Different Standards(1), page 40.
Symbol
Description
Speed Grade
Units
-7
-6
Min
Max
Min
Max
Propagation Delays
TIOOP
O input to pad
1.0
2.7
1.0
2.9
ns
TIOOLP
O input to pad via transparent latch
1.2
3.1
1.2
3.4
ns
3-state Delays
TIOTHZ
T input to pad high impedance(1)
0.7
1.7
0.7
1.9
ns
TIOTON
T input to valid data on pad
1.1
2.9
1.1
3.1
ns
TIOTLPHZ
T input to pad high impedance via transparent latch(1)
0.8
2.0
0.8
2.2
ns
TIOTLPON
T input to valid data on pad via transparent latch
1.2
3.2
1.2
3.4
ns
TGTS
GTS to pad high impedance(1)
1.9
4.6
1.9
4.9
ns
Sequential Delays
TIOCKP
Clock CLK to pad
0.9
2.8
0.9
2.9
ns
TIOCKHZ
Clock CLK to pad high impedance (synchronous)(1)
0.7
2.0
0.7
2.2
ns
TIOCKON
Clock CLK to valid data on pad (synchronous)
1.1
3.2
1.1
3.4
ns
Setup/Hold Times with Respect to Clock CLK
TIOOCK / TIOCKO
O input
1.0 / 0
-
1.1 / 0
-
ns
TIOOCECK / TIOCKOCE OCE input
0.7 / 0
-
0.7 / 0
-
ns
TIOSRCKO / TIOCKOSR SR input (OFF)
0.9 / 0
-
1.0 / 0
-
ns
TIOTCK / TIOCKT
3-state setup times, T input
0.6 / 0
-
0.7 / 0
-
ns
TIOTCECK / TIOCKTCE 3-state setup times, TCE input
0.6 / 0
-
0.8 / 0
-
ns
TIOSRCKT / TIOCKTSR 3-state setup times, SR input (TFF)
0.9 / 0
-
1.0 / 0
-
ns
Set/Reset Delays
TIOSRP
SR input to pad (asynchronous)
1.2
3.3
1.2
3.5
ns
TIOSRHZ
SR input to pad high impedance (asynchronous)(1)
1.0
2.4
1.0
2.7
ns
TIOSRON
SR input to valid data on pad (asynchronous)
1.4
3.7
1.4
3.9
ns
TIOGSRQ
GSR to pad
3.8
8.5
3.8
9.7
ns
Notes:
1.
Three-state turn-off delays should not be adjusted.
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