参数资料
| 型号： | XC2V4000-5BF957C |
| 厂商： | Xilinx Inc |
| 文件页数： | 235/318页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX II 3M 957-FCBGA |
| 产品变化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 标准包装： | 1 |
| 系列： | Virtex®-II |
| LAB/CLB数： | 5760 |
| RAM 位总计： | 2211840 |
| 输入/输出数： | 684 |
| 门数： | 4000000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 957-BBGA，FCBGA |
| 供应商设备封装： | 957-FCBGA（40x40） |
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Virtex-II Platform FPGAs: Functional Description
R
DS031-2 (v3.5) November 5, 2007
Module 2 of 4
Product Specification
23
Each block SelectRAM cell is a fully synchronous memory,
as illustrated in Figure 30. The two ports have independent
inputs and outputs and are independently clocked.
Port Aspect Ratios
Table 16 shows the depth and the width aspect ratios for the
18 Kbit block SelectRAM. Virtex-II block SelectRAM also
includes dedicated routing resources to provide an efficient
interface with CLBs, block SelectRAM, and multipliers.
Read/Write Operations
The Virtex-II block SelectRAM read operation is fully syn-
chronous. An address is presented, and the read operation
is enabled by control signals WEA and WEB in addition to
ENA or ENB. Then, depending on clock polarity, a rising or
falling clock edge causes the stored data to be loaded into
output registers.
The write operation is also fully synchronous. Data and
address are presented, and the write operation is enabled
by control signals WEA or WEB in addition to ENA or ENB.
Then, again depending on the clock input mode, a rising or
falling clock edge causes the data to be loaded into the
memory cell addressed.
A write operation performs a simultaneous read operation.
Three different options are available, selected by configura-
tion:
1.
“WRITE_FIRST”
The “WRITE_FIRST” option is a transparent mode. The
same clock edge that writes the data input (DI) into the
memory also transfers DI into the output registers DO
as shown in Figure 31.
2.
“READ_FIRST”
The “READ_FIRST” option is a read-before-write mode.
The same clock edge that writes data input (DI) into the
memory also transfers the prior content of the memory
cell addressed into the data output registers DO, as
shown in Figure 32.
Figure 30: 18 Kbit Block SelectRAM in Dual-Port Mode
Table 16: 18 Kbit Block SelectRAM Port Aspect Ratio
Width
Depth
Address Bus
Data Bus
Parity Bus
1
16,384
ADDR[13:0]
DATA[0]
N/A
2
8,192
ADDR[12:0]
DATA[1:0]
N/A
4
4,096
ADDR[11:0]
DATA[3:0]
N/A
9
2,048
ADDR[10:0]
DATA[7:0]
Parity[0]
18
1,024
ADDR[9:0]
DATA[15:0]
Parity[1:0]
36
512
ADDR[8:0]
DATA[31:0]
Parity[3:0]
DOPA
DOPB
DIPA
ADDRA
WEA
ENA
SSRA
CLKA
DIPB
ADDRB
WEB
ENB
SSRB
CLKB
18 Kbit Block SelectRAM
DS031_11_071602
DOB
DOA
DIA
DIB
Figure 31: WRITE_FIRST Mode
Figure 32: READ_FIRST Mode
CLK
WE
Data_in
New
aa
Address
Internal
Memory
DO
Data_out = Data_in
Data_out
DI
DS031_14_102000
New
RAM Contents
New
Old
CLK
WE
Data_in
New
aa
Old
Address
Internal
Memory
DO
Prior stored data
Data_out
DI
DS031_13_102000
RAM Contents
New
Old
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