参数资料
| 型号： | XC2V6000-5FFG1517I |
| 厂商： | Xilinx Inc |
| 文件页数： | 283/318页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-II 6M 1517-FBGA |
| 产品变化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 标准包装： | 1 |
| 系列： | Virtex®-II |
| LAB/CLB数： | 8448 |
| RAM 位总计： | 2654208 |
| 输入/输出数： | 1104 |
| 门数： | 6000000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 1517-BBGA，FCBGA |
| 供应商设备封装： | 1517-FCBGA（40x40） |
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
19
SSTL (Stub Series Terminated Logic), Class I, 1.8V
SSTL18_I
50
0
VREF
0.9
SSTL, Class II, 1.8V
SSTL18_II
25
0
VREF
0.9
SSTL, Class I, 2.5V
SSTL2_I
50
0
VREF
1.25
SSTL, Class II, 2.5V
SSTL2_II
25
0
VREF
1.25
SSTL, Class I, 3.3V
SSTL3_I
50
0
VREF
1.5
SSTL, Class II, 3.3V
SSTL3_II
25
0
VREF
1.5
AGP-2X/AGP (Accelerated Graphics Port)
AGP-2X/AGP (rising edge)
50
0
0.94
0
AGP-2X/AGP (falling edge)
50
0
2.03
3.3
LVDS (Low-Voltage Differential Signaling), 2.5V
LVDS_25
50
0
VREF
1.2
LVDS, 3.3V
LVDSEXT_25
50
0
VREF
1.2
LVDSEXT (LVDS Extended Mode), 2.5V
LVDS_33
50
0
VREF
1.2
LVDSEXT, 3.3V
LVDSEXT_33
50
0
VREF
1.2
BLVDS (Bus LVDS), 2.5V
BLVDS_25
1M
0
1.2
0
LDT (HyperTransport), 2.5V
LDT_25
50
0
VREF
0.6
LVPECL (Low-Voltage Positive Electron-Coupled Logic), 3.3V
LVPECL_33
1M
0
1.23
0
LVDCI/HSLVDCI
(Low-Voltage Digitally Controlled Impedance), 3.3V
LVDCI_33, HSLVDCI_33
1M
0
1.65
0
LVDCI/HSLVDCI, 2.5V
LVDCI_25, HSLVDCI_25
1M
0
1.25
0
LVDCI/HSLVDCI, 1.8V
LVDCI_18, HSLVDCI_18
1M
0
0.9
0
LVDCI/HSLVDCI, 1.5V
LVDCI_15, HSLVDCI_15
1M
0
0.75
0
HSTL (High-Speed Transceiver Logic), Class I & II, with DCI
HSTL_I_DCI, HSTL_II_DCI
50
0
VREF
0.75
HSTL, Class III & IV, with DCI
HSTL_III_DCI, HSTL_IV_DCI
50
0
0.9
1.5
HSTL, Class I & II, 1.8V, with DCI
HSTL_I_DCI_18, HSTL_II_DCI_18
50
0
VREF
0.9
HSTL, Class III & IV, 1.8V, with DCI
HSTL_III_DCI_18, HSTL_IV_DCI_18
50
0
1.1
1.8
SSTL (Stub Series Termi.Logic), Class I & II, 1.8V, with DCI
SSTL18_I_DCI, SSTL18_II_DCI
50
0
VREF
0.9
SSTL, Class I & II, 2.5V, with DCI
SSTL2_I_DCI, SSTL2_II_DCI
50
0
VREF
1.25
SSTL, Class I & II, 3.3V, with DCI
SSTL3_I_DCI, SSTL3_II_DCI
50
0
VREF
1.5
GTL (Gunning Transceiver Logic) with DCI
GTL_DCI
50
0
0.8
1.2
GTL Plus with DCI
GTLP_DCI
50
0
1.0
1.5
Notes:
1.
CREF is the capacitance of the probe, nominally 0 pF.
2.
Per PCI specifications.
3.
Per PCI-X specifications.
Table 19: Output Delay Measurement Methodology
Description
IOSTANDARD
Attribute
RREF
(
Ω)
CREF(1)
(pF)
VMEAS
(V)
VREF
(V)
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