参数资料
| 型号： | XC3S1200E-5FGG320C |
| 厂商： | Xilinx Inc |
| 文件页数： | 175/227页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 1200K 320FBGA |
| 标准包装： | 84 |
| 系列： | Spartan®-3E |
| LAB/CLB数： | 2168 |
| 逻辑元件/单元数： | 19512 |
| RAM 位总计： | 516096 |
| 输入/输出数： | 250 |
| 门数： | 1200000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 320-BGA |
| 供应商设备封装： | 320-FBGA（19x19） |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
51
Every FPGA input provides a possible DCM clock input, but
the path is not temperature and voltage compensated like
the GCLKs. Alternatively, clock signals within the FPGA
optionally provide a DCM clock input via a Global Clock
Multiplexer Buffer (BUFGMUX). The global clock net
connects directly to the CLKIN input. The internal and
external connections are shown in Figure 42a and
Figure 42c, respectively.
Table 31: Direct Clock Input and Optional External Feedback to Left-Edge DCMs (XC3S1200E and XC3S1600E)
Diff.
Clock
Single-Ended Pin Number by Package Type
Left Edge
VQ100
CP132
TQ144
PQ208
FT256
FG320
FG400
FG484
LHCLK
DCM/BUFGMUX
BUFGMUX_X0Y5
D
BUFGMUX_X0Y4
C
Pa
ir
P
P9
F3
P14
P22
H5
J5
K3
M5
LHCLK0
DCM_X0Y2
Cl
oc
k
L
ine
s
N
P10F2P15
P23
H6
J4
K2
L5
LHCLK1
Pa
ir
P
P11F1P16
P24
H3
J1
K7
L8
LHCLK2
N
P12G1P17
P25
H4
J2
L7
M8
LHCLK3
BUFGMUX_X0Y3
B
BUFGMUX_X0Y2
A
BUFGMUX_X0Y9
H
BUFGMUX_X0Y8
G
Pa
ir
P
P15G3P20
P28
J2
K3
M1
LHCLK4
DCM_X0Y1
Cl
oc
k
L
ines
N
P16H1P21
P29
J3
K4
L1
N1
LHCLK5
Pa
ir
P
P17H2P22
P30
J5
K6
M3
LHCLK6
N
P18H3P23
P31
J4
K5
L3
M4
LHCLK7
BUFGMUX_X0Y7
F
BUFGMUX_X0Y6
E
Table 32: Direct Clock Input and Optional External Feedback to Right-Edge DCMs (XC3S1200E and XC3S1600E)
Right Edge
Single-Ended Pin Number by Package Type
Diff.
Clock
DCM/BUFGMUX
RHCLK
VQ100
CP132
TQ144
PQ208
FT256
FG320
FG400
FG484
D
BUFGMUX_X3Y5
C
BUFGMUX_X3Y4
Cloc
k
Lin
e
s
DCM_X3Y2
RHCLK7
P68
G13
P94
P135
H11
J14
J20
L19
N
Pa
ir
RHCLK6
P67
G14
P93
P134
H12
J15
K20
L18
P
RHCLK5
P66
H12
P92
P133
H14
J16
K14
L21
N
Pa
ir
RHCLK4
P65
H13
P91
P132
H15
J17
K13
L20
P
B
BUFGMUX_X3Y3
A
BUFGMUX_X3Y2
H
BUFGMUX_X3Y9
G
BUFGMUX_X3Y8
Cloc
k
Lin
e
s
DCM_X3Y1
RHCLK3
P63
J14
P88
P129
J13
K14
L14
M16
N
Pa
ir
RHCLK2
P62
J13
P87
P128
J14
K15
L15
M15
P
RHCLK1
P61
J12
P86
P127
J16
K12
L16
M22
N
Pa
ir
RHCLK0
P60
K14
P85
P126
K16
K13
M16
N22
P
F
BUFGMUX_X3Y7
E
BUFGMUX_X3Y6
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