参数资料
| 型号： | XC3S1500-4FGG456I |
| 厂商： | Xilinx Inc |
| 文件页数： | 246/272页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3A FPGA 1.5M STD 456FBGA |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 60 |
| 系列： | Spartan®-3 |
| LAB/CLB数： | 3328 |
| 逻辑元件/单元数： | 29952 |
| RAM 位总计： | 589824 |
| 输入/输出数： | 333 |
| 门数： | 1500000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 456-BBGA |
| 供应商设备封装： | 456-FBGA |
| 配用： | NANO-SPARTAN-ND - KIT NANOBOARD AND SPARTAN3 DC 807-1001-ND - DAUGHTER CARD XILINX SPARTAN 3 |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
75
Table 45: Timing for the IOB Output Path
Symbol
Description
Conditions
Device
Speed Grade
Units
-5
-4
Max(3)
Clock-to-Output Times
TIOCKP
When reading from the Output
Flip-Flop (OFF), the time from the
active transition at the OTCLK input to
data appearing at the Output pin
LVCMOS25(2), 12 mA output
drive, Fast slew rate
XC3S200
XC3S400
1.28
1.47
ns
XC3S50
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
1.95
2.24
ns
Propagation Times
TIOOP
The time it takes for data to travel from
the IOB’s O input to the Output pin
LVCMOS25(2), 12 mA output
drive, Fast slew rate
XC3S200
XC3S400
1.28
1.46
ns
XC3S50
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
1.94
2.23
ns
TIOOLP
The time it takes for data to travel from
the O input through the OFF latch to
the Output pin
XC3S200
XC3S400
1.28
1.47
ns
XC3S50
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
1.95
2.24
ns
Set/Reset Times
TIOSRP
Time from asserting the OFF’s SR
input to setting/resetting data at the
Output pin
LVCMOS25(2), 12 mA output
drive, Fast slew rate
XC3S200
XC3S400
2.10
2.41
ns
XC3S50
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
2.77
3.18
ns
TIOGSRQ
Time from asserting the Global Set
Reset (GSR) net to setting/resetting
data at the Output pin
All
8.07
9.28
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 48 and are based on the operating conditions set forth in
2.
This time requires adjustment whenever a signal standard other than LVCMOS25 with 12 mA drive and Fast slew rate is assigned to the data
Output. When this is true, add the appropriate Output adjustment from Table 47.
3.
For minimums, use the values reported by the Xilinx timing analyzer.
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