参数资料
| 型号： | XC3S2000-4FGG456C |
| 厂商： | Xilinx Inc |
| 文件页数： | 204/272页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3A FPGA 2M STD 456-FBGA |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 60 |
| 系列： | Spartan®-3 |
| LAB/CLB数： | 5120 |
| 逻辑元件/单元数： | 46080 |
| RAM 位总计： | 737280 |
| 输入/输出数： | 333 |
| 门数： | 2000000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 456-BBGA |
| 供应商设备封装： | 456-FBGA |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
37
Digital Frequency Synthesizer (DFS)
The DFS component generates clock signals the frequency of which is a product of the clock frequency at the CLKIN input
and a ratio of two user-determined integers. Because of the wide range of possible output frequencies such a ratio permits,
the DFS feature provides still further flexibility than the DLL’s basic synthesis options as described in the preceding section.
The DFS component’s two dedicated outputs, CLKFX and CLKFX180, are defined in Table 19.
The signal at the CLKFX180 output is essentially an inversion of the CLKFX signal. These two outputs always exhibit a 50%
duty cycle. This is true even when the CLKIN signal does not. These DFS clock outputs are driven at the same time as the
DLL’s seven clock outputs.
The numerator of the ratio is the integer value assigned to the attribute CLKFX_MULTIPLY and the denominator is the
integer value assigned to the attribute CLKFX_DIVIDE. These attributes are described in Table 18.
X-Ref Target - Figure 22
Figure 22: Characteristics of the DLL Clock Outputs
Output Signal - Duty Cycle is Always Corrected
Output Signal - Attribute Corrects Duty Cycle
Phase:
Input Signal (40% Duty Cycle)
0
o
90
o
180
o
270
o
0
o
90
o
180
o
270
o
0
o
DUTY_CYCLE_CORRECTION = FALSE
DUTY_CYCLE_CORRECTION = TRUE
DS099-2_10_051907
CLK2X
CLK2X180
CLKIN
CLKDV
(1)
CLK0
CLK90
CLK180
CLK270
CLK0
CLK90
CLK180
CLK270
t
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