参数资料
| 型号： | XC3S5000-5FGG900C |
| 厂商： | Xilinx Inc |
| 文件页数： | 225/272页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3A FPGA 5M 900-FBGA |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 27 |
| 系列： | Spartan®-3 |
| LAB/CLB数： | 8320 |
| 逻辑元件/单元数： | 74880 |
| RAM 位总计： | 1916928 |
| 输入/输出数： | 633 |
| 门数： | 5000000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 900-BBGA |
| 供应商设备封装： | 900-FBGA |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
56
Revision History
Date
Version No.
Description
04/11/2003
1.0
Initial Xilinx release
05/19/2003
1.1
Added Block RAM column, DCMs, and multipliers to XC3S50 descriptions.
07/11/2003
1.2
Explained the configuration port Persist option in Slave Parallel Mode (SelectMAP) section. Updated
Figure 8 and Double-Data-Rate Transmission section to indicate that DDR clocking for the XC3S50 is the
same as that for all other Spartan-3 devices. Updated description of I/O voltage tolerance in ESD
Protection section. In Table 10, changed input termination type for DCI version of the LVCMOS standard
to None. Added additional flexibility for making DLL connections in Figure 21 and accompanying text. In
the Configuration section, inserted an explanation of how to choose power supplies for the configuration
interface, including guidelines for achieving 3.3V-tolerance.
08/24/2004
1.3
Showed inversion of 3-state signal (Figure 7). Clarified description of pull-up and pull-down resistors
(Table 6 and page 13). Added information on operating block RAM with multipliers to page 26. Corrected
output buffer name in Figure 21. Corrected description of how DOUT is synchronized to CCLK (page 47).
08/19/2005
1.4
Corrected description of WRITE_FIRST and READ_FIRST in Table 13. Added note regarding address
setup and hold time requirements whenever a block RAM port is enabled (Table 13). Added information
Configuration Interface section. Added information on the STATUS[2] DCM output (Table 23). Added
information on CCLK behavior and termination recommendations to Configuration. Added Additional
because its timing is not programmable.
04/03/2006
2.0
Free-Running Oscillators. Corrected a few minor typographical errors.
04/26/2006
2.1
Added more information on the pull-up resistors that are active during configuration to Configuration.
Added information to Boundary-Scan (JTAG) Mode about potential interactions when configuring via
JTAG if the mode select pins are set for other than JTAG.
05/25/2007
2.2
Added Spartan-3 FPGA Design Documentation. Noted SSTL2_I_DCI 25-Ohm driver in Table 10 and
Table 11. Added note that pull-down is active during boundary scan tests.
11/30/2007
2.3
Updated links to documentation on xilinx.com.
06/25/2008
2.4
Added HSLVDCI to Table 10. Updated formatting and links.
12/04/2009
2.5
Updated HSLVDCI description in Digitally Controlled Impedance (DCI). Updated the low-voltage
differential signaling VCCO values in Table 10. Noted that the CP132 package is being discontinued in The
Organization of IOBs into Banks. Updated rule 4 in Rules Concerning Banks. Added software version
requirement in The Fixed Phase Mode.
10/29/2012
3.0
Added Notice of Disclaimer. Per XCN07022, updated the discontinued FG1156 and FGG1156 package
discussion throughout document. Per XCN08011, updated the discontinued CP132 and CPG132
package discussion throughout document. This product is not recommended for new designs.
06/27/2013
3.1
Removed banner. This product IS recommended for new designs.
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