参数资料
| 型号： | XC4036XL-3BG352I |
| 厂商： | Xilinx Inc |
| 文件页数： | 55/68页 |
| 文件大小： | 0K |
| 描述： | IC FPGA I-TEMP 3.3V 3SPD 352MBGA |
| 产品变化通告： | XC4000(XL,XLA,E) Discontinuation 15/Nov/2004 |
| 标准包装： | 24 |
| 系列： | XC4000E/X |
| LAB/CLB数： | 1296 |
| 逻辑元件/单元数： | 3078 |
| RAM 位总计： | 41472 |
| 输入/输出数： | 288 |
| 门数： | 36000 |
| 电源电压： | 3 V ~ 3.6 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 352-LBGA，金属 |
| 供应商设备封装： | 352-MBGA（35x35） |
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R
May 14, 1999 (Version 1.6)
6-63
XC4000E and XC4000X Series Field Programmable Gate Arrays
6
Figure 55: Master Parallel Mode Programming Switching Characteristics
Address for Byte n
Byte
2 TDRC
Address for Byte n + 1
D7
D6
A0-A17
(output)
D0-D7
RCLK
(output)
CCLK
(output)
DOUT
(output)
1 TRAC
7 CCLKs
CCLK
3 TRCD
Byte n - 1
X6078
Description
Symbol
Min
Max
Units
RCLK
Delay to Address valid
1
TRAC
0
200
ns
Data setup time
2
TDRC
60
ns
Data hold time
3
TRCD
0ns
Notes:
1. At power-up, Vcc must rise from 2.0 V to Vcc min in less than 25 ms, otherwise delay conguration by pulling PROGRAM
Low until Vcc is valid.
2. The rst Data byte is loaded and CCLK starts at the end of the rst RCLK active cycle (rising edge).
This timing diagram shows that the EPROM requirements are extremely relaxed. EPROM access time can be longer than
500 ns. EPROM data output has no hold-time requirements.
Product Obsolete or Under Obsolescence
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PDF描述 |
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参数描述 |
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| XC4036XL3BG432I | 制造商:XILINX 功能描述:* |
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| XC4036XL-3HQ160C | 功能描述:IC FPGA C-TEMP 3.3V 3SPD 160HQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:XC4000E/X 标准包装:1 系列:Kintex-7 LAB/CLB数:25475 逻辑元件/单元数:326080 RAM 位总计:16404480 输入/输出数:350 门数:- 电源电压:0.97 V ~ 1.03 V 安装类型:表面贴装 工作温度:0°C ~ 85°C 封装/外壳:900-BBGA，FCBGA 供应商设备封装:900-FCBGA（31x31） 其它名称:122-1789 |
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