参数资料
| 型号： | XC5204-6VQ100C |
| 厂商： | Xilinx Inc |
| 文件页数： | 29/73页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 120 CLB'S 100-VQFP |
| 产品变化通告： | XC1700 PROMs,XC5200,HQ,SCD Parts Discontinuation 19/Jul/2010 |
| 标准包装： | 90 |
| 系列： | XC5200 |
| LAB/CLB数： | 120 |
| 逻辑元件/单元数： | 480 |
| 输入/输出数： | 81 |
| 门数： | 6000 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-VQFP（14x14） |
| 其它名称： | 122-1137 |
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R
November 5, 1998 (Version 5.2)
7-117
XC5200 Series Field Programmable Gate Arrays
7
.
Note:
1. At power-up, VCC must rise from 2.0 V to VCC min in less then 25 ms, otherwise delay configuration by pulling PROGRAM
Low until VCC is Valid.
2. The first Data byte is loaded and CCLK starts at the end of the first RCLK active cycle (rising edge).
This timing diagram shows that the EPROM requirements are extremely relaxed. EPROM access time can be longer than
500 ns. EPROM data output has no hold-time requirements.
Figure 32: Master Parallel Mode Programming Switching Characteristics
Address for Byte n
Byte
2 TDRC
Address for Byte n + 1
D7
D6
A0-A17
(output)
D0-D7
RCLK
(output)
CCLK
(output)
DOUT
(output)
1 TRAC
7 CCLKs
CCLK
3 TRCD
Byte n - 1
X6078
Description
Symbol
Min
Max
Units
CCLK
Delay to Address valid
1
TRAC
0
200
ns
Data setup time
2
TDRC
60
ns
Data hold time
3
TRCD
0ns
Product Obsolete or Under Obsolescence
相关PDF资料 |
PDF描述 |
|---|---|
| XC5204-6TQ144C | IC FPGA 120 CLB'S 144-TQFP |
| AMM28DTBT-S189 | CONN EDGECARD 56POS R/A .156 SLD |
| IDT71V3557S85PFG8 | IC SRAM 4MBIT 85NS 100TQFP |
| AMM28DTAT-S189 | CONN EDGECARD 56POS R/A .156 SLD |
| IDT71V3557S80PFG8 | IC SRAM 4MBIT 80NS 100TQFP |
相关代理商/技术参数 |
参数描述 |
|---|---|
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