参数资料
| 型号： | XC5VLX110-1FF1760I |
| 厂商： | Xilinx Inc |
| 文件页数： | 14/91页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-5 110K 1760FBGA |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LX |
| LAB/CLB数： | 8640 |
| 逻辑元件/单元数： | 110592 |
| RAM 位总计： | 4718592 |
| 输入/输出数： | 800 |
| 电源电压： | 0.95 V ~ 1.05 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 1760-BBGA，FCBGA |
| 供应商设备封装： | 1760-FCBGA |
| 配用： | 568-5088-ND - BOARD DEMO DAC1408D750 HW-V5-ML523-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 HW-AFX-FF1760-500-G-ND - BOARD DEV VIRTEX 5 FF1760 |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
21
Table 41 summarizes the DC specifications of the clock input of the GTX_DUAL tile. Figure 8 shows the single-ended input
voltage swing. Figure 9 shows the peak-to-peak differential clock input voltage swing. Consult UG198: Virtex-5 FPGA
RocketIO GTX Transceiver User Guide for further details.
X-Ref Target - Figure 7
Figure 7: Peak-to-Peak Differential Output Voltage
Table 41: GTX_DUAL Tile Clock DC Input Level Specification(1)
Symbol
DC Parameter
Conditions
Min
Typ
Max
Units
VIDIFF
Differential peak-to-peak input voltage
210
800
2000
mV
VISE
Single-ended input voltage
105
400
1000
mV
RIN
Differential input resistance
90
105
130
Ω
CEXT
Required external AC coupling capacitor
100
nF
Notes:
1.
VMIN = 0V and VMAX = 1200mV
X-Ref Target - Figure 8
Figure 8: Single-Ended Clock Input Voltage Swing Peak-to-Peak
X-Ref Target - Figure 9
Figure 9: Differential Clock Input Voltage Swing Peak-to-Peak
0
+V
–V
P–N
DVPPOUT
ds202_02_081809
0
+V
P
N
VISE
ds202_03_052708
0
+V
–V
P – N
VIDIFF
ds202_04_052708
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