参数资料
| 型号： | XC5VLX110-2FF1153I |
| 厂商： | Xilinx Inc |
| 文件页数： | 40/91页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-5 110K 1153FBGA |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LX |
| LAB/CLB数： | 8640 |
| 逻辑元件/单元数： | 110592 |
| RAM 位总计： | 4718592 |
| 输入/输出数： | 800 |
| 电源电压： | 0.95 V ~ 1.05 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 1153-BBGA，FCBGA |
| 供应商设备封装： | 1153-FCBGA（35x35） |
| 配用： | 568-5088-ND - BOARD DEMO DAC1408D750 HW-V5-ML523-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 HW-AFX-FF1153-500-G-ND - BOARD DEV VIRTEX 5 FF1153 |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
45
TCXB
CX inputs to CMUX output
0.33
0.36
0.42
ns, Max
TCXD
CX inputs to DMUX output
0.37
0.42
0.49
ns, Max
TDXD
DX inputs to DMUX output
0.38
0.42
0.49
ns, Max
TOPCYA
An input to COUT output
0.43
0.50
0.59
ns, Max
TOPCYB
Bn input to COUT output
0.39
0.44
0.51
ns, Max
TOPCYC
Cn input to COUT output
0.33
0.37
0.43
ns, Max
TOPCYD
Dn input to COUT output
0.30
0.34
0.40
ns, Max
TAXCY
AX input to COUT output
0.36
0.42
0.50
ns, Max
TBXCY
BX input to COUT output
0.26
0.30
0.37
ns, Max
TCXCY
CX input to COUT output
0.20
0.22
0.26
ns, Max
TDXCY
DX input to COUT output
0.20
0.22
0.26
ns, Max
TBYP
CIN input to COUT output
0.09
0.10
0.11
ns, Max
TCINA
CIN input to AMUX output
0.24
0.27
0.31
ns, Max
TCINB
CIN input to BMUX output
0.27
0.30
0.35
ns, Max
TCINC
CIN input to CMUX output
0.29
0.32
0.36
ns, Max
TCIND
CIN input to DMUX output
0.31
0.35
0.41
ns, Max
Sequential Delays
TCKO
Clock to AQ – DQ outputs
0.35
0.40
0.47
ns, Max
Setup and Hold Times of CLB Flip-Flops Before/After Clock CLK
TDICK/TCKDI
AX – DX input to CLK on A – D Flip Flops
0.36
0.19
0.41
0.21
0.49
0.24
ns, Min
TRCK
DX input to CLK when used as REV
0.37
0.42
0.51
ns, Min
TCECK/TCKCE
CE input to CLK on A – D Flip Flops
0.18
–0.04
0.20
–0.04
0.23
–0.04
ns, Min
TSRCK/TCKSR
SR input to CLK on A – D Flip Flops
0.41
–0.19
0.49
–0.19
0.59
–0.19
ns, Min
TCINCK/TCKCIN
CIN input to CLK on A – D Flip Flops
0.14
0.16
0.18
0.19
ns, Min
Set/Reset
TSRMIN
SR input minimum pulse width
0.90
ns, Min
TRQ
Delay from SR or REV input to AQ – DQ flip-flops
0.74
0.86
1.03
ns, Max
TCEO
Delay from CE input to AQ – DQ flip-flops
0.46
0.52
0.63
ns, Max
FTOG
Toggle frequency (for export control)
1412
1265
1098
MHz
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values cannot be guaranteed “best-case”, but if a “0” is
listed, there is no positive hold time.
2.
These items are of interest for Carry Chain applications.
Table 65: CLB Switching Characteristics (Cont’d)
Symbol
Description
Speed Grade
Units
-3
-2
-1
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PDF描述 |
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