参数资料
| 型号： | XC5VLX110T-2FF1738I |
| 厂商： | Xilinx Inc |
| 文件页数： | 65/91页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-5 110K 1738FBGA |
| 产品变化通告： | Step Intro and Pkg Change 11/March/2008 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| LAB/CLB数： | 8640 |
| 逻辑元件/单元数： | 110592 |
| RAM 位总计： | 5455872 |
| 输入/输出数： | 680 |
| 电源电压： | 0.95 V ~ 1.05 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 1738-BBGA，FCBGA |
| 供应商设备封装： | 1738-FCBGA |
| 配用： | 568-5088-ND - BOARD DEMO DAC1408D750 HW-V5-ML523-FXT-UNI-G-J-ND - BOARD EVAL FOR VIRTEX-5 HW-V5-ML523-FXT-UNI-G-ND - BOARD EVAL FOR VIRTEX-5 HW-V5-ML523-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 HW-AFX-FF1738-500-G-ND - BOARD DEV VIRTEX 5 FF1738 |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
68
Table 90: Global Clock Input to Output Delay With DCM and PLL in Source-Synchronous Mode
Symbol
Description
Device
Speed Grade
Units
-3
-2
-1
LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, with DCM and PLL
in Source-Synchronous Mode
TICKOFDCM0_PLL
Global Clock and OUTFF with DCM and PLL
XC5VLX20T
N/A
3.66
4.11
ns
XC5VLX30
3.37
3.63
4.06
ns
XC5VLX30T
3.37
3.63
4.06
ns
XC5VLX50
3.39
3.65
4.08
ns
XC5VLX50T
3.39
3.65
4.08
ns
XC5VLX85
3.52
3.78
4.20
ns
XC5VLX85T
3.52
3.78
4.20
ns
XC5VLX110
3.57
3.84
4.27
ns
XC5VLX110T
3.57
3.84
4.27
ns
XC5VLX155
3.83
4.10
4.53
ns
XC5VLX155T
3.83
4.10
4.53
ns
XC5VLX220
N/A
4.33
4.76
ns
XC5VLX220T
N/A
4.33
4.76
ns
XC5VLX330
N/A
4.50
4.95
ns
XC5VLX330T
N/A
4.50
4.95
ns
XC5VSX35T
3.55
3.81
4.24
ns
XC5VSX50T
3.57
3.83
4.26
ns
XC5VSX95T
N/A
4.08
4.50
ns
XC5VSX240T
N/A
4.57
5.02
ns
XC5VTX150T
N/A
3.99
4.42
ns
XC5VTX240T
N/A
4.22
4.65
ns
XC5VFX30T
3.66
3.97
4.41
ns
XC5VFX70T
3.59
3.88
4.32
ns
XC5VFX100T
3.74
4.02
4.44
ns
XC5VFX130T
3.91
4.21
4.65
ns
XC5VFX200T
N/A
4.52
4.94
ns
Notes:
1.
Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all
accessible IOB and CLB flip-flops are clocked by the global clock net.
2.
DCM and PLL output jitter are already included in the timing calculation.
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PDF描述 |
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| AMC35DRYS | CONN EDGECARD 70POS .100 DIP SLD |
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参数描述 |
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