参数资料
| 型号： | XCV2000E-7FG860I |
| 厂商： | Xilinx Inc |
| 文件页数： | 200/233页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 860-FBGA |
| 标准包装： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB数： | 9600 |
| 逻辑元件/单元数： | 43200 |
| RAM 位总计： | 655360 |
| 输入/输出数： | 660 |
| 门数： | 2541952 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 860-FBGA |
| 供应商设备封装： | 860-FBGA（42.5x42.5） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-3 (v3.0) March 21, 2014
Module 3 of 4
Production Product Specification
9
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
IOB Output Switching Characteristics, Figure 1
Output delays terminating at a pad are specified for LVTTL with 12 mA drive and fast slew rate. For other standards, adjust
the delays with the values shown in IOB Output Switching Characteristics Standard Adjustments, page 10.
Speed Grade(1)
Units
Description(2)
Symbol
Min
-8
-7
-6
Propagation Delays
O input to Pad
TIOOP
1.04
2.5
2.7
2.9
ns, max
O input to Pad via transparent latch
TIOOLP
1.24
2.9
3.1
3.4
ns, max
3-State Delays
T input to Pad high-impedance (Note 2)
TIOTHZ
0.73
1.5
1.7
1.9
ns, max
T input to valid data on Pad
TIOTON
1.13
2.7
2.9
3.1
ns, max
T input to Pad high-impedance via transparent
latch (Note 2)
TIOTLPHZ
0.86
1.8
2.0
2.2
ns, max
T input to valid data on Pad via transparent latch
TIOTLPON
1.26
3.0
3.2
3.4
ns, max
GTS to Pad high impedance (Note 2)
TGTS
1.94
4.1
4.6
4.9
ns, max
Sequential Delays
Clock CLK
Minimum Pulse Width, High
TCH
0.56
1.2
1.3
1.4
ns, min
Minimum Pulse Width, Low
TCL
0.56
1.2
1.3
1.4
ns, min
Clock CLK to Pad
TIOCKP
0.97
2.4
2.8
2.9
ns, max
Clock CLK to Pad high-impedance (synchronous)
(Note 2)
TIOCKHZ
0.77
1.6
2.0
2.2
ns, max
Clock CLK to valid data on Pad (synchronous)
TIOCKON
1.17
2.8
3.2
3.4
ns, max
Setup and Hold Times before/after Clock CLK
O input
TIOOCK / TIOCKO
0.43 / 0
0.9 / 0
1.0 / 0
1.1 / 0
ns, min
OCE input
TIOOCECK / TIOCKOCE
0.28 / 0
0.55 / 0.01
0.7 / 0
ns, min
SR input (OFF)
TIOSRCKO / TIOCKOSR
0.40 / 0
0.8 / 0
0.9 / 0
1.0 / 0
ns, min
3-State Setup Times, T input
TIOTCK / TIOCKT
0.26 / 0
0.51 / 0
0.6 / 0
0.7 / 0
ns, min
3-State Setup Times, TCE input
TIOTCECK / TIOCKTCE
0.30 / 0
0.6 / 0
0.7 / 0
0.8 / 0
ns, min
3-State Setup Times, SR input (TFF)
TIOSRCKT / TIOCKTSR
0.38 / 0
0.8 / 0
0.9 / 0
1.0 / 0
ns, min
Set/Reset Delays
SR input to Pad (asynchronous)
TIOSRP
1.30
3.1
3.3
3.5
ns, max
SR input to Pad high-impedance (asynchronous)
(Note 2)
TIOSRHZ
1.08
2.2
2.4
2.7
ns, max
SR input to valid data on Pad (asynchronous)
TIOSRON
1.48
3.4
3.7
3.9
ns, max
GSR to Pad
TIOGSRQ
3.88
7.6
8.5
9.7
ns, max
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values can not be guaranteed “best-case”, but
if a “0” is listed, there is no positive hold time.
2.
3-state turn-off delays should not be adjusted.
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| XCV2000E-7HQ240C | 制造商:XILINX 制造商全称:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV2000E-7HQ240I | 制造商:XILINX 制造商全称:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV2000E-8BG240C | 制造商:XILINX 制造商全称:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
| XCV2000E-8BG240I | 制造商:XILINX 制造商全称:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV2000E-8BG560C | 功能描述:IC FPGA 1.8V C-TEMP 560-MBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Virtex®-E 产品变化通告:XC4000(E,L) Discontinuation 01/April/2002 标准包装:24 系列:XC4000E/X LAB/CLB数:100 逻辑元件/单元数:238 RAM 位总计:3200 输入/输出数:80 门数:3000 电源电压:4.5 V ~ 5.5 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:120-BCBGA 供应商设备封装:120-CPGA（34.55x34.55） |
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