参数资料
| 型号： | XCV200E-7CS144C |
| 厂商： | Xilinx Inc |
| 文件页数： | 151/233页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 144-CSBGA |
| 产品变化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 标准包装： | 198 |
| 系列： | Virtex®-E |
| LAB/CLB数： | 1176 |
| 逻辑元件/单元数： | 5292 |
| RAM 位总计： | 114688 |
| 输入/输出数： | 94 |
| 门数： | 306393 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 144-TFBGA，CSPBGA |
| 供应商设备封装： | 144-LCSBGA（12x12） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页当前第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页
Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 2 of 4
DS022-2 (v3.0) March 21, 2014
18
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Configuration through the TAP uses the CFG_IN instruc-
tion. This instruction allows data input on TDI to be con-
verted into data packets for the internal configuration bus.
The following steps are required to configure the FPGA
through the Boundary Scan port (when using TCK as a
start-up clock).
1.
Load the CFG_IN instruction into the Boundary Scan
instruction register (IR).
2.
Enter the Shift-DR (SDR) state.
3.
Shift a configuration bitstream into TDI.
4.
Return to Run-Test-Idle (RTI).
5.
Load the JSTART instruction into IR.
6.
Enter the SDR state.
7.
Clock TCK through the startup sequence.
8.
Return to RTI.
Configuration and readback via the TAP is always available.
The Boundary Scan mode is selected by a <101> or <001>
on the mode pins (M2, M1, M0). For details on TAP charac-
teristics, refer to XAPP139.
Configuration Sequence
The configuration of Virtex-E devices is a three-phase pro-
cess. First, the configuration memory is cleared. Next, con-
figuration data is loaded into the memory, and finally, the
logic is activated by a start-up process.
Configuration is automatically initiated on power-up unless
it is delayed by the user, as described below. The configura-
tion process can also be initiated by asserting PROGRAM.
The end of the memory-clearing phase is signalled by INIT
going High, and the completion of the entire process is sig-
nalled by DONE going High.
The power-up timing of configuration signals is shown in
The corresponding timing characteristics are listed in
Delaying Configuration
INIT can be held Low using an open-drain driver. An
open-drain is required since INIT is a bidirectional
open-drain pin that is held Low by the FPGA while the con-
figuration memory is being cleared. Extending the time that
the pin is Low causes the configuration sequencer to wait.
Thus, configuration is delayed by preventing entry into the
phase where data is loaded.
Start-Up Sequence
The default Start-up sequence is that one CCLK cycle after
DONE goes High, the global 3-state signal (GTS) is
released. This permits device outputs to turn on as neces-
sary.
One CCLK cycle later, the Global Set/Reset (GSR) and
Global Write Enable (GWE) signals are released. This per-
Figure 20: Power-Up Timing Configuration Signals
VALI
PROGRAM
Vcc
CCLK OUTPUT or INPUT
M0, M1, M2
(Required)
TPL
TICCK
ds022_020_071201
TPOR
INIT
Table 12: Power-up Timing Characteristics
Description
Symbol
Value
Units
Power-on Reset1
TPOR
2.0
ms, max
Program Latency
TPL
100.0
μs, max
CCLK (output) Delay
TICCK
0.5
μs, min
4.0
μs, max
Program Pulse Width
TPROGRAM
300
ns, min
Notes:
1.
TPOR delay is the initialization time required after VCCINT and
VCCO in Bank 2 reach the recommended operating voltage.
相关PDF资料 |
PDF描述 |
|---|---|
| XCV200E-6CS144I | IC FPGA 1.8V I-TEMP 144-CSBGA |
| XCV200E-6FG256C | IC FPGA 1.8V C-TEMP 256-FBGA |
| 4-745130-4 | SHLDING FERRULE,PLTD,BULK PKG |
| XA6SLX45T-3FGG484Q | IC FPGA SPARTAN 6 484FGGBGA |
| XA6SLX75T-3FGG484I | IC FPGA SPARTAN 6 74K 484FGGBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| XCV200E-7CS144I | 功能描述:IC FPGA 1.8V I-TEMP 144-CSBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Virtex®-E 产品变化通告:Step Intro and Pkg Change 11/March/2008 标准包装:1 系列:Virtex®-5 SXT LAB/CLB数:4080 逻辑元件/单元数:52224 RAM 位总计:4866048 输入/输出数:480 门数:- 电源电压:0.95 V ~ 1.05 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:1136-BBGA，FCBGA 供应商设备封装:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XCV200E-7FG240C | 制造商:XILINX 制造商全称:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV200E-7FG240I | 制造商:XILINX 制造商全称:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV200E-7FG256C | 功能描述:IC FPGA 1.8V C-TEMP 256-FBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Virtex®-E 产品变化通告:Step Intro and Pkg Change 11/March/2008 标准包装:1 系列:Virtex®-5 SXT LAB/CLB数:4080 逻辑元件/单元数:52224 RAM 位总计:4866048 输入/输出数:480 门数:- 电源电压:0.95 V ~ 1.05 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:1136-BBGA，FCBGA 供应商设备封装:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XCV200E-7FG256I | 功能描述:IC FPGA 1.8V I-TEMP 256-FBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Virtex®-E 产品变化通告:Step Intro and Pkg Change 11/March/2008 标准包装:1 系列:Virtex®-5 SXT LAB/CLB数:4080 逻辑元件/单元数:52224 RAM 位总计:4866048 输入/输出数:480 门数:- 电源电压:0.95 V ~ 1.05 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:1136-BBGA，FCBGA 供应商设备封装:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
发布紧急采购，3分钟左右您将得到回复。