参数资料
型号: XCV300E-6PQ240I
厂商: Xilinx Inc
文件页数: 57/233页
文件大小: 0K
描述: IC FPGA 1.8V I-TEMP 240-PQFP
产品变化通告: FPGA Family Discontinuation 18/Apr/2011
标准包装: 24
系列: Virtex®-E
LAB/CLB数: 1536
逻辑元件/单元数: 6912
RAM 位总计: 131072
输入/输出数: 158
门数: 411955
电源电压: 1.71 V ~ 1.89 V
安装类型: 表面贴装
工作温度: -40°C ~ 100°C
封装/外壳: 240-BFQFP
供应商设备封装: 240-PQFP(32x32)
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-2 (v3.0) March 21, 2014
Module 2 of 4
Production Product Specification
9
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Instruction Set
The Virtex-E series Boundary Scan instruction set also
includes instructions to configure the device and read back
configuration data (CFG_IN, CFG_OUT, and JSTART). The
complete instruction set is coded as shown in Table 6..
Figure 11: Virtex-E Family Boundary Scan Logic
D
Q
D
Q
IOB
M
U
X
BYPASS
REGISTER
IOB
TDO
TDI
IOB
1
0
1
0
1
0
1
0
1
0
sd
LE
DQ
D
Q
D
Q
1
0
1
0
1
0
1
0
DQ
LE
sd
LE
DQ
sd
LE
DQ
IOB
D
Q
1
0
DQ
LE
sd
IOB.T
DATA IN
IOB.I
IOB.Q
IOB.T
IOB.I
SHIFT/
CAPTURE
CLOCK DATA
REGISTER
DATAOUT
UPDATE
EXTEST
X9016
INSTRUCTION REGISTER
Table 6: Boundary Scan Instructions
Boundary Scan
Command
Binary
Code(4:0)
Description
EXTEST
00000
Enables Boundary Scan
EXTEST operation
SAMPLE/
PRELOAD
00001
Enables Boundary Scan
SAMPLE/PRELOAD
operation
USER1
00010
Access user-defined
register 1
USER2
00011
Access user-defined
register 2
CFG_OUT
00100
Access the
configuration bus for
read operations.
CFG_IN
00101
Access the
configuration bus for
write operations.
INTEST
00111
Enables Boundary Scan
INTEST operation
USERCODE
01000
Enables shifting out
USER code
IDCODE
01001
Enables shifting out of
ID Code
HIGHZ
01010
3-states output pins
while enabling the
Bypass Register
JSTART
01100
Clock the start-up
sequence when
StartupClk is TCK
BYPASS
11111
Enables BYPASS
RESERVED
All other
codes
Xilinx reserved
instructions
Table 6: Boundary Scan Instructions (Continued)
Boundary Scan
Command
Binary
Code(4:0)
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