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参数资料
| 型号： | XRD9818ACG |
| 厂商： | Exar Corporation |
| 文件页数： | 6/28页 |
| 文件大小： | 0K |
| 描述： | IC 16B CCD/CIS SIG PROC 28TSSOP |
| 产品变化通告： | Leaded UART, V&I Obsolescence 11/Apr/2011 |
| 标准包装： | 50 |
| 位数： | 16 |
| 通道数： | 3 |
| 功率（瓦特）： | 325mW |
| 电压 - 电源，模拟： | 3 V ~ 3.6 V |
| 电压 - 电源，数字： | 3 V ~ 3.6 V |
| 封装/外壳： | 28-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 28-TSSOP |
| 包装： | 管件 |
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XRD9818
xr
3-CHANNEL 16-BIT LINEAR CCD/CIS SENSOR SIGNAL PROCESSOR
REV. 1.0.1
14
3.5
VSAMP Delay Register
The VSAMP Delay register controls the internal delays added to the leading and the trailing edges of the
VSAMP timing signal. The width and position of the VSAMP pulse can be adjusted through the leading and
trailing edge delay settings. This is useful to match the sampling requirements of the incoming CCD/CIS
waveform.
* Power-on default value
VL[4:0] - Sets the amount of delay added to the leading edge of VSAMP.
VT[4:0] - Sets the amount of delay added to the trailing edge of VSAMP.
3.6
ADCLK Delay Register
The ADCLK Delay register controls the delay added to the ADCLK timing signal and Data Output.
* Power-on default value
A[4:0] - Sets the amount of internal delay added to the ADCLK signal.
DO[4:0] - Sets the amount of delay from internal ADCLK to valid data out.
3.7
Test Register
The TEST register is used for EXAR internal test requirements. Do not over write this register.
* Power-on default value
VSAMP DELAY REGISTER SETTINGS
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
VL[4]
VL[3]
VL[2]
VL[1]
VL[0]
VT[4]
VT[3]
VT[2]
VT[1]
VT[0]
VSAMP Leading edge delay
00000*
→ 0ns
00001
→ 1ns
…
11110
→ 30ns
11111
→ 31ns
VSAMP Trailing edge delay
00000*
→ 0ns
00001
→ 1ns
…
11110
→ 30ns
11111
→ 31ns
ADCLK DELAY REGISTER SETTINGS
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
A[4]
A[3]
A[2]
A[1]
A[0]
DO[4]
DO[3]
DO[2]
DO[1]
DO[0]
ADCLK delay
00000*
→ 0ns
00001
→ 1ns
…
11110
→ 30ns
11111
→ 31ns
Output Data valid delay
00000*
→ 0ns
00001
→ 0.5ns
…
11110
→ 15.0ns
11111
→ 15.5ns
TEST REGISTER SETTINGS
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Test Only
00000000*
→ Do not modify
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PDF描述 |
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参数描述 |
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