参数资料
| 型号： | XRT83SH314IB-F |
| 厂商： | Exar Corporation |
| 文件页数： | 17/101页 |
| 文件大小： | 0K |
| 描述： | IC LIU T1/E1/J1 14CH 304TBGA |
| 标准包装： | 27 |
| 类型： | 线路接口装置（LIU） |
| 驱动器/接收器数： | 14/14 |
| 规程： | T1，E1，J1 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 304-BBGA |
| 供应商设备封装： | 304-PBGA（31x31） |
| 包装： | 托盘 |
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XRT83SH314
18
14-CHANNEL T1/E1/J1 SHORT-HAUL LINE INTERFACE UNIT
REV. 1.0.4
2.2
Clock and Data Recovery
The receive clock (RCLK) is recovered by the clock and data recovery circuitry. An internal PLL locks on the
incoming data stream and outputs a clock that’s in phase with the incoming signal. This allows for multi-
channel T1/E1/J1 signals to arrive from different timing sources and remain independent. In the absence of an
incoming signal, RCLK maintains its timing by using the internal master clock as its reference. The recovered
data can be updated on either edge of RCLK. By default, data is updated on the rising edge of RCLK. To
update data on the falling edge of RCLK, set RCLKE to "1" in the appropriate global register. Figure 6 is a
timing diagram of the receive data updated on the rising edge of RCLK. Figure 7 is a timing diagram of the
receive data updated on the falling edge of RCLK. The timing specifications are shown in Table 4.
FIGURE 6. RECEIVE DATA UPDATED ON THE RISING EDGE OF RCLK
FIGURE 7. RECEIVE DATA UPDATED ON THE FALLING EDGE OF RCLK
RCL K
RP O S
or
RNE G
R
DY
RCL K
R
RC L K
F
R
OH
RCLK
RPOS
or
RNEG
R
DY
RCLK
F
RCLK
R
OH
相关PDF资料 |
PDF描述 |
|---|---|
| XRT83SH38IB-F | IC LIU SH T1/E1/J1 8CH 225BGA |
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| XRT86VL30IV-F | IC FRAMR/LIU T1/E1/J1 QD 128LQFP |
| XRT86VL32IB-F | IC LIU/FRAMER T1/E1/J1 2CH 225BG |
| XRT86VL34IB-F | IC LIU/FRAMER T1/E1/J1 4CH 225BG |
相关代理商/技术参数 |
参数描述 |
|---|---|
| XRT83SH314IB-SAK | 制造商:Exar Corporation 功能描述:14-CHANNEL T1/E1/J1 SHORT-HAUL LINE INTERFACE UNIT 制造商:EXAR 功能描述:14-CHANNEL T1/E1/J1 SHORT-HAUL LINE INTERFACE UNIT |
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| XRT83SH38IB | 功能描述:外围驱动器与原件 - PCI RoHS:否 制造商:PLX Technology 工作电源电压: 最大工作温度: 安装风格:SMD/SMT 封装 / 箱体:FCBGA-1156 封装:Tray |
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