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参数资料
| 型号： | μPD481850 |
| 厂商： | NEC Corp. |
| 英文描述： | Synchronous Graphics Memory (SGRAM)(8M 同步图形存储器) |
| 中文描述： | 同步图形存储器（SGRAM）（8分同步图形存储器） |
| 文件页数： | 30/94页 |
| 文件大小： | 1180K |
| 代理商： | ΜPD481850 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页当前第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页
Preliminary Data Sheet
30
μ
PD481850 for Rev.L
10. Precharge
The precharge command can be asserted anytime after t
RAS(MIN.)
is satisfied.
Soon after the precharge command is asserted, precharge operation performed and the synchronous GRAM
enters the idle state after t
RP
is satisfied. The parameter t
RP
is the time required to perform the precharge.
The earliest timing in a read cycle that a precharge command can be asserted without losing any data in the burst
is as follows.
/CAS latency = 2 or 3 : One clock earlier than the last read data.
T0
T1
T2
T3
T4
T5
T6
T7
Burst length=4
READ
READ
Q1
Q2
Q3
Q4
PRE
Hi-Z
Q1
Q2
Q3
Q4
PRE
Hi-Z
(t
RAS
is satisfied)
CLK
Command
/CAS latency = 2
DQ
Command
/CAS latency = 3
DQ
In order to write all data to the memory cell correctly, the asynchronous parameter “t
DPL
” must be satisfied. The
t
DPL(MIN.)
specification defines the earliest time that a precharge command can be asserted. Minimum number of
clocks are calculated by dividing t
DPL (MIN.)
with clock cycle time.
In summary, the precharge command can be asserted relative to reference clock that indicates the last data word
is valid. In the following table, minus means clocks before the reference; plus means time after the reference
/CAS latency
Read
Write
2
–1
+t
DPL(MIN.)
3
–1
+t
DPL(MIN.)
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