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参数资料
| 型号： | 18514 |
| 英文描述： | ?lanSC300 and ?lanSC310 Microcontrollers ?lanSC300 Data Sheet |
| 中文描述： | ？lanSC300和？lanSC310微控制器？lanSC300数据表 |
| 文件页数： | 16/139页 |
| 文件大小： | 1388K |
| 代理商： | 18514 |
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112
lanSC300 Microcontroller Data Sheet
PREL IMINARY
Notes:
1. Violates for 600 ns (3.3 V) PCMCIA read cycle only.
2. PCMCIA specifies 35 ns for a 600 ns cycle, 20 ns for 250 and 200 ns cycles, and 15 ns for a 100 ns cycle.
3. If PCMCIA is buffered, this hold time may be increased by propagation delay through the buffer.
4. If the PCMCIA address buffer is controlled via the MCE signals, the output disable/enable delay of the buffer will affect the
address setup and hold from MEMR.
5. WAIT_AB asserted for longer that 10
s may cause a DRAM RAS low (max) to be violated if the “extended” PCMCIA cycle
occurs during a DRAM page hit. (See the tRASC max parameter for a particular DRAM.) The RAS active timer (10 s) will not
force RAS inactive while the “extended” PCMCIA cycle is occurring.
These timings are based on default device settings and required initial programming. These timings may be modified via the MMS
Memory Wait State 1 and 2 Registers, Index 62h and Index 50h, and the Command Delay Register, Index 60h. (See the
lanTMSC300 Microcontroller Programmer’s Reference Manual
, order #18470.)
Table 60.
PCMCIA Memory Read Cycle (See Figure 43)
Symbol
Parameter Description
Notes
Preliminary
Unit
Min
Max
t1a
Data setup before MEMR inactive (8 bit)
40
ns
t1b
Data setup before MEMR inactive (16 bit)
25
ns
t2
Data hold following MEMR
0ns
t3
MEMR width time
550
ns
t4a
Address setup before MEMR (8 bit)
1
155
ns
t4b
Address setup before MEMR (16 bit)
60
ns
t5
Address hold following MEMR
2, 3
0
ns
t6a
MCE setup before MEMR (8 bit)
4
175
ns
t6b
MCE setup before MEMR (16 bit)
4
45
ns
t7
MCE hold after MEMR
2, 4
0
ns
t8
MEMR inactive from WAIT_AB inactive
120
ns
t9
WAIT_AB delay falling from MEMR
35
ns
t10
WAIT_AB pulse width time
5
12,000
ns
t11
ICDIR setup before MEMR
–1
ns
t12
ICDIR hold after MEMR
0ns
t13
DBUFOE setup before MEMR
–2
ns
t14
DBUFOE hold after MEMR
–2
ns
t15a
ENDIRH, ENDIRL setup before MEMR (8 bit)
170
ns
t15b
ENDIRH, ENDIRL setup before MEMR (16 bit)
45
ns
t16
ENDIRH, ENDIRL hold from MEMR
–4
ns
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