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参数资料
| 型号： | 18514 |
| 英文描述： | ?lanSC300 and ?lanSC310 Microcontrollers ?lanSC300 Data Sheet |
| 中文描述： | ？lanSC300和？lanSC310微控制器？lanSC300数据表 |
| 文件页数： | 18/139页 |
| 文件大小： | 1388K |
| 代理商： | 18514 |
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114
lanSC300 Microcontroller Data Sheet
PREL IMINARY
Notes:
1. WAIT_AB asserted for longer that 10
s may cause a DRAM RAS Low (max) to be violated if this “extended” PCMCIA cycle
occurs during a DRAM page hit. (See the tRASC max parameter for a particular DRAM.) The RAS active timer (10 s) will not
force RAS inactive while the “extended” PCMCIA cycle is occurring.
These timings are based on default device settings and required initial programming. These timings may be modified via the MMS
Memory Wait State Registers 1 and 2, Index 62h and Index 50h, and Command Delay Register, Index 60h. (See the
lanTMSC300 Microcontroller Programmer’s Reference Manual, order #18470.)
Table 61.
PCMCIA Memory Write Cycle (See Figure 44)
Symbol
Parameter Description
Notes
Preliminary
Units
Min
Max
t2
Data hold following MEMW
50
ns
t3
MEMW width time
500
ns
t4a
Address setup before MEMW (8 bit)
150
ns
t4b
Address setup before MEMW (16 bit)
60
ns
t5
Address hold following MEMW
50
ns
t6a
MCE setup before MEMW (8 bit)
175
ns
t6b
MCE setup before MEMW (16 bit)
45
ns
t7
MCE hold after MEMW
40
ns
t8a
Output Enable (MEMR) setup before MEMW (8 bit)
200
ns
t8b
Output Enable (MEMR) setup before MEMW (16 bit)
100
ns
t9a
Output Enable (MEMR) hold after MEMW (8 bit)
250
ns
t9b
Output Enable (MEMR) hold after MEMW (16 bit)
150
ns
t10
MEMW inactive from WAIT_AB inactive
100
ns
t11
WAIT_AB delay falling from MEMW
35
ns
t12
WAIT_AB pulse width time
1
12,000
ns
t13a
DBUFOE setup before MEMW (8 bit)
150
ns
t13b
DBUFOE setup before MEMW (16 bit)
50
ns
t14
DBUFOE hold after MEMW
50
ns
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