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参数资料
| 型号： | 5962R0722402VYC |
| 厂商： | ATMEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP256 |
| 封装： | QFP-256 |
| 文件页数： | 16/155页 |
| 文件大小： | 4139K |
| 代理商： | 5962R0722402VYC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页当前第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页
112
7703D–AERO–12/09
AT697F PRELIMINARY INFORMATION
PR
ELI
MINA
R
Y
IN
FOR
M
AT
IO
N
0
com1
Enable target IO command response
Controls a device's response to I/O Space accesses. A value of 0 disables the device response. A value of 1
allows the device to respond to I/O Space accesses. State after RST* is 0.
Table 90. PCI Device Identification 2 - PCIID2
Address = 0x80000108
31
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10
9
8
7
6
5
4
3
2
1
0
class code [23:0]
revision id [7:0]
r
0x0B4000
0x10
Bit Number
Mnemonic
Description
31..8
class code [23:0]
The Class Code register is read-only and is used to identify the generic function of the device and, in some
cases, a specific register-level programming interface. The register is broken into three byte-size fields. The
upper byte (at offset 0Bh) is a base class code which broadly classifies the type of function the device performs.
The middle byte (at offset 0Ah) is a sub-class code which identifies more specifically the function of the device.
The lower byte (at offset 09h) identifies a specific register-level programming interface (if any) so that device
independent software can interact with the device.
7..0
revision id [7:0]
This register specifies a device specific revision identifier. The value is chosen by the vendor. Zero is an
acceptable value. This field should be viewed as a vendor defined extension to the Device ID.
Table 91. Bist, Header type, Latency, Cache line size Register - PCIBHLC
Address = 0x8000010C
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7
6
5
4
3
2
1
0
bist[7:0]
header type [7:0]
latency timer [7:0]
cache line size [7:0]
r/w
0x00
Bit Number
Mnemonic
Description
31..24
bist[7:0]
bist7 : Return 1 if device supports BIST. Return 0 if the device is not BIST capable.
bist6 : Write a 1 to invoke BIST. Device resets the bit when BIST is complete. Software should fail the device if
BIST is not complete after 2 seconds.
bist[3..0] : A value of 0 means the device has passed its test. Non-zero values mean the device failed. Device-
specific failure codes can be encoded in the non-zero value.
23..16
header type [7:0]
header 7 : multi-function device
“0” : device is single function
“1” : device is multi-function
header[6..0] : header second part layout
15..8
latency timer [7:0] this field specifies the value for latency timer in PCI bus clock unit
7..0
cache line size
[7:0]
Specifies the cache line size
Bit Number
Mnemonic
Description
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