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参数资料
| 型号： | 5M1270ZF324I5N |
| 厂商： | Altera |
| 文件页数： | 13/30页 |
| 文件大小： | 0K |
| 描述： | IC MAX V CPLD 1270 LE 324-FBGA |
| 产品培训模块： | Max V Overview |
| 特色产品： | MAX? V CPLDs |
| 标准包装： | 84 |
| 系列： | MAX® V |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 6.2ns |
| 电压电源 - 内部： | 1.71 V ~ 1.89 V |
| 逻辑元件/逻辑块数目： | 1270 |
| 宏单元数： | 980 |
| 输入/输出数： | 271 |
| 工作温度： | -40°C ~ 100°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 324-LBGA |
| 供应商设备封装： | 324-FBGA（19x19） |
| 包装： | 托盘 |
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Chapter 3: DC and Switching Characteristics for MAX V Devices
Timing Model and Specifications
Table 3–18. LE Internal Timing Microparameters for MAX V Devices (Part 2 of 2)
5M40Z/ 5M80Z/ 5M160Z/
5M240Z/ 5M570Z
5M1270Z/ 5M2210Z
3–13
Symbol
Parameter
C4
C5, I5
C4
C5, I5
Unit
Min
Max
Min
Max
Min
Max
Min
Max
t CLKHL
t C
Minimum clock high or
low time
Register control delay
253
—
—
1,356
339
—
—
1,741
216
—
—
1,114
266
—
—
1,372
ps
ps
Table 3–19. IOE Internal Timing Microparameters for MAX V Devices
5M40Z/ 5M80Z/ 5M160Z/
5M240Z/ 5M570Z
5M1270Z/ 5M2210Z
Symbol
Parameter
C4
C5, I5
C4
C5, I5
Unit
Min
Max
Min
Max
Min
Max
Min
Max
t FASTIO
t IN
Data output delay from
adjacent LE to I/O block
I/O input pad and buffer
delay
—
—
170
907
—
—
428
986
—
—
207
920
—
—
254
1,132
ps
ps
I/O input pad and buffer
t GLOB (1)
delay used as global
—
2,261
—
3,322
—
1,974
—
2,430
ps
signal pin
t IOE
t DL
t OD (2)
t XZ (3)
t ZX (4)
Internally generated
output enable delay
Input routing delay
Output delay buffer and
pad delay
Output buffer disable
delay
Output buffer enable
delay
—
—
—
—
—
530
318
1,319
1,045
1,160
—
—
—
—
—
1,410
509
1,543
1,276
1,353
—
—
—
—
—
374
291
1,383
982
1,303
—
—
—
—
—
460
358
1,702
1,209
1,604
ps
ps
ps
ps
ps
(1) Delay numbers for t GLOB differ for each device density and speed grade. The delay numbers for t GLOB , shown in Table 3–19 , are based on a 5M240Z
device target.
(2) For more information about delay adders associated with different I/O standards, drive strengths, and slew rates, refer to Table 3–34 on page 3–24
(3) For more information about t XZ delay adders associated with different I/O standards, drive strengths, and slew rates, refer to Table 3–22 on
(4) For more information about t ZX delay adders associated with different I/O standards, drive strengths, and slew rates, refer to Table 3–20 on
May 2011
Altera Corporation
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PDF描述 |
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参数描述 |
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