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参数资料
| 型号： | 73S1215F-EB-LITE |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 117/136页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL 73S1215F CBL/DOC/CD |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 系列： | * |
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DS_1215F_003
73S1215F Data Sheet
Rev. 1.4
81
PLL
ETU Divider
12 bits
FI Decoder
DIV
by
2
ETUCLK
CLK
DIV
by
2
SCLK
Pre-Scaler
6 bits
Pre-Scaler
6 bits
F/D Register
SCCLK(5:0)
SCSCLK(5:0)
MSCLK
MSCLKE
MCLK =
96MHz
FDReg(3:0)
FDReg(7:4)
9926
1/744
3.69M
1/13
7.38M
3.69M
7.38M
Defaults
in Italics
SCSel(3:2)
1/13
SYNC
CENTER
EDGE
Figure 19: Smart Card CLK and ETU Generation
There are two, two-byte FIFOs that are used to buffer transmit and receive data. During a T=0 processing,
if a parity error is detected by the 73S1215F during message reception, an error signal (BREAK) will be
generated to the smart card. The byte received will be discarded and the firmware notified of the error.
Break generation and receive byte dropping can be disabled under firmware control. During the
transmission of a byte, if an error signal (BREAK) is detected, the last byte is retransmitted again and the
firmware notified. Retransmission can be disabled by firmware. When a correct byte is received, an
interrupt is generated to the firmware, which then reads the byte from the receive FIFO. Receive overruns
are detected by the hardware and reported via an interrupt. During transmission of a message, the
firmware will write bytes into the transmit FIFO. The hardware will send them to the smart card. When the
last byte of a message has been written, the firmware will need to set the LASTTX bit in the STXCtl SFR.
This will cause the hardware to insert the CRC/LRC if in a T=1 protocol mode. CRC/LRC
generation/checking is only provided during T=1 processing. Firmware will need to instruct the smart
function to go into receive mode after this last transmit data byte if it expects a response from the smart
card. At the end of the smart card response, the firmware will put the interface back into transmit mode if
appropriate.
The hardware can check for the following card-related timeouts:
Character Waiting Time (CWT)
Block Waiting Time (BWT)
Initial Waiting Time (IWT)
The firmware will load the Wait Time registers with the appropriate value for the operating mode at the
appropriate time. Figure 20 shows the guard, block, wait and ATR time definitions. If a timeout occurs,
an interrupt will be generated and the firmware can take appropriate recovery steps. Support is provided
for adding additional guard times between characters (Extra Guard Time register) and between the last
byte received by the 73S1215F and the first byte transmitted by the 73S1215F Block Guard Time register
(BGT). Other than the protocol checks described above, the firmware is responsible for all protocol
checking and error recovery.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| 73S1217F | 制造商:TERIDIAN 制造商全称:TERIDIAN 功能描述:Bus-Powered 80515 System-on-Chip with USB, ISO 7816 / EMV, PINpad and More |
| 73S1217F-68IM/F | 功能描述:8位微控制器 -MCU Bus Pwr’d 80515 SoC w/USB 7816/EMV PINpd RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| 73S1217F-68IM/F/P | 功能描述:IC SMART CARD READER PROG 68-QFN RoHS:是 类别:集成电路 (IC) >> 嵌入式 - 微控制器， 系列:73S12xx 产品培训模块:MCU Product Line Introduction AVR® UC3 Introduction 标准包装:2,500 系列:AVR®32 UC3 B 核心处理器:AVR 芯体尺寸:32-位 速度:60MHz 连通性:I²C，IrDA，SPI，SSC，UART/USART，USB 外围设备:欠压检测/复位，DMA，POR，PWM，WDT 输入/输出数:28 程序存储器容量:128KB（128K x 8） 程序存储器类型:闪存 EEPROM 大小:- RAM 容量:32K x 8 电压 - 电源 (Vcc/Vdd):1.65 V ~ 1.95 V 数据转换器:A/D 6x10b 振荡器型:内部 工作温度:-40°C ~ 85°C 封装/外壳:48-TQFP 包装:带卷 (TR) 配用:ATSTK600-TQFP48-ND - STK600 SOCKET/ADAPTER 48-TQFPATAVRONEKIT-ND - KIT AVR/AVR32 DEBUGGER/PROGRMMRATEVK1101-ND - KIT DEV/EVAL FOR AVR32 AT32UC3B 其它名称:AT32UC3B1128-AUR-NDAT32UC3B1128-AURTR |
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