参数资料
| 型号： | 93AA66CT-I/MNY |
| 厂商： | Microchip Technology |
| 文件页数： | 11/38页 |
| 文件大小： | 0K |
| 描述： | IC EEPROM SER 4K 1.8V 8TDFN |
| 标准包装： | 3,300 |
| 格式 - 存储器： | EEPROMs - 串行 |
| 存储器类型： | EEPROM |
| 存储容量： | 4K（512 x 8 或 256 x 16） |
| 速度： | 1MHz，2MHz，3MHz |
| 接口： | Microwire 3 线串行 |
| 电源电压： | 1.8 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 8-WFDFN 裸露焊盘 |
| 供应商设备封装： | 8-TDFN（2x3） |
| 包装： | 带卷 (TR) |
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93AA66A/B/C, 93LC66A/B/C, 93C66A/B/C
2.9 Write All (WRAL)
The Write All ( WRAL ) instruction will write the entire
memory array with the data specified in the command.
For 93AA66A/B/C and 93LC66A/B/C devices, after the
last data bit is clocked into DI, the falling edge of CS
initiates the self-timed auto-erase and programming
cycle. For 93C66A/B/C devices, the self-timed auto-
erase and programming cycle is initiated by the rising
edge of CLK on the last data bit. Clocking of the CLK
pin is not necessary after the device has entered the
WRAL cycle. The WRAL command does include an
automatic ERAL cycle for the device. Therefore, the
WRAL instruction does not require an ERAL instruction,
but the chip must be in the EWEN status.
The DO pin indicates the Ready/ Busy status of the
device if CS is brought high after a minimum of 250 ns
low (T CSL ).
Note: Issuing a Start bit and then taking CS low
will clear the Ready/ Busy status from DO.
V CC must be ? 4.5V for proper operation of WRAL.
FIGURE 2-10:
WRAL TIMING FOR 93AA AND 93LC DEVICES
T CSL
CS
CLK
DI
1
0
0
0
1
x
???
x
Dx
???
D0
T SV
T CZ
DO
High-Z
Busy
Ready
H IGH -Z
T WL
V CC must be ? 4.5V for proper operation of WRAL.
FIGURE 2-11:
WRAL TIMING FOR 93C DEVICES
T CSL
CS
CLK
DI
1
0
0
0
1
x
???
x
Dx
???
D0
T SV
T CZ
DO
High-Z
Busy
Ready
H IGH -Z
T WL
? 2003-2011 Microchip Technology Inc.
DS21795E-page 11
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PDF描述 |
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| 93AA66CXT-I/SNG | 功能描述:电可擦除可编程只读存储器 256x8-128x16 1.8V RP Lead Free Package RoHS:否 制造商:Atmel 存储容量:2 Kbit 组织:256 B x 8 数据保留:100 yr 最大时钟频率:1000 KHz 最大工作电流:6 uA 工作电源电压:1.7 V to 5.5 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:SOIC-8 |
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