参数资料
| 型号： | 93AA66CT-I/MNY |
| 厂商： | Microchip Technology |
| 文件页数： | 7/38页 |
| 文件大小： | 0K |
| 描述： | IC EEPROM SER 4K 1.8V 8TDFN |
| 标准包装： | 3,300 |
| 格式 - 存储器： | EEPROMs - 串行 |
| 存储器类型： | EEPROM |
| 存储容量： | 4K（512 x 8 或 256 x 16） |
| 速度： | 1MHz，2MHz，3MHz |
| 接口： | Microwire 3 线串行 |
| 电源电压： | 1.8 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 8-WFDFN 裸露焊盘 |
| 供应商设备封装： | 8-TDFN（2x3） |
| 包装： | 带卷 (TR) |
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93AA66A/B/C, 93LC66A/B/C, 93C66A/B/C
2.4 Erase
The ERASE instruction forces all data bits of the speci-
fied address to the logical ‘ 1 ’ state. CS is brought low
following the loading of the last address bit. This falling
edge of the CS pin initiates the self-timed program-
ming cycle, except on ‘93C’ devices where the rising
edge of CLK before the last address bit initiates the
write cycle.
The DO pin indicates the Ready/ Busy status of the
device if CS is brought high after a minimum of 250 ns
low (T CSL ). DO at logical ‘ 0 ’ indicates that programming
is still in progress. DO at logical ‘ 1 ’ indicates that the
register at the specified address has been erased and
the device is ready for another instruction.
Note: Issuing a Start bit and then taking CS low
will clear the Ready/ Busy status from DO.
FIGURE 2-1:
CS
CLK
ERASE TIMING FOR 93AA AND 93LC DEVICES
T CSL
Check Status
DI
1
1
1
A N
A N -1 A N -2
???
A0
T SV
T CZ
DO
High-Z
Busy
Ready
High-Z
T WC
FIGURE 2-2:
ERASE TIMING FOR 93C DEVICES
T CSL
CS
CLK
Check Status
DI
1
1
1
A N
A N -1 A N -2
???
A0
T SV
T CZ
DO
High-Z
Busy
Ready
High-Z
T WC
? 2003-2011 Microchip Technology Inc.
DS21795E-page 7
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PDF描述 |
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参数描述 |
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