参数资料
型号: A3PN030-Z2QNG48I
元件分类: FPGA
英文描述: FPGA, 768 CLBS, 30000 GATES, QCC48
封装: 6 X 6 MM, 0.90 MM HEIGHT, 0.40 MM PITCH, ROHS COMPLIANT, QFN-48
文件页数: 19/100页
文件大小: 3284K
代理商: A3PN030-Z2QNG48I
ProASIC3 nano DC and Switching Characteristics
Ad vance v0.2
2-11
User I/O Characteristics
Timing Model
Figure 2-2 Timing Model
Operating Conditions: –2 Speed, Commercial Temperature Range (TJ = 70°C), Worst Case
VCC = 1.425 V, with Default Loading at 10 pF
DQ
Y
DQ
Y
Combinational Cell
I/O Module
(Registered)
I/O Module
(Non-Registered)
Register Cell
I/O Module
(Registered)
I/O Module
(Non-Registered)
LVCMOS 2.5V Output Drive
Strength = 8 mA High Slew Rate
Input LVCMOS 2.5 V
LVCMOS 1.5 V
LVTTL 3.3 V Output drive
strength = 8 mA High slew rate
Y
Combinational Cell
Y
Combinational Cell
Y
Combinational Cell
I/O Module
(Non-Registered)
LVTTL Output drive strength = 8 mA
High slew rate
I/O Module
(Non-Registered)
LVCMOS 1.5 V Output drive strength = 2 mA
High slew rate
LVTTL Output drive strength = 4 mA
High slew rate
I/O Module
(Non-Registered)
Input LVTTL
Clock
Input LVTTL
Clock
Input LVTTL
Clock
tPD = 0.56 ns
tPD = 0.49 ns
tDP = 2.25 ns
tPD = 0.87 ns
tDP = 2.87 ns
tPD = 0.51 ns
tDP = 2.21 ns
tPD = 0.47 ns
tDP = 3.02 ns
tPD = 0.47 ns
tPY = 0.84 ns
tCLKQ = 0.55 ns
tOCLKQ = 0.59 ns
tSUD = 0.43 ns
tOSUD = 0.31 ns
tDP = 2.21 ns
tPY = 0.84 ns
tPY = 1.14 ns
tCLKQ = 0.55 ns
tSUD = 0.43 ns
tPY = 0.84 ns
tICLKQ = 0.24 ns
tISUD = 0.26 ns
tPY = 1.04 ns
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