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参数资料
型号： A3PN060-2VQ100
厂商： Microsemi SoC
文件页数： 81/114页
文件大小： 0K
描述： IC FPGA NANO 60K GATES 100-VQFP
标准包装： 90
系列： ProASIC3 nano
RAM 位总计： 18432
输入/输出数： 71
门数： 60000
电源电压： 1.425 V ~ 1.575 V
安装类型： 表面贴装
工作温度： 0°C ~ 70°C
封装/外壳： 100-TQFP
供应商设备封装： 100-VQFP（14x14）
ProASIC3 nano Flash FPGAs
Revision 11
2-55
Table 2-69 A3PN020 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter Description
–2
–1
Std.
Units
Min. 1 Max. 2 Min. 1 Max. 2 Min. 1 Max. 2
tRCKL
Input LOW Delay for Global Clock
0.66
0.91
0.75
1.04
0.89
1.22
ns
tRCKH
Input HIGH Delay for Global Clock
0.67
0.96
0.77
1.10
0.90
1.29
ns
tRCKMPWH Minimum Pulse Width HIGH for Global Clock
0.75
0.85
1.00
ns
tRCKMPWL
Minimum Pulse Width LOW for Global Clock
0.85
0.96
1.13
ns
tRCKSW
Maximum Skew for Global Clock
0.29
0.33
0.39
ns
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element,
located in a lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully
loaded row (all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage-supply levels, refer to Table 2-6 on page 2-5 for derating values.
Table 2-70 A3PN060 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter Description
–2
–1
Std.
Units
Min. 1 Max. 2 Min. 1 Max. 2 Min. 1 Max. 2
tRCKL
Input LOW Delay for Global Clock
0.72
0.91
0.82
1.04
0.96
1.22
ns
tRCKH
Input HIGH Delay for Global Clock
0.71
0.94
0.81
1.07
0.96
1.26
ns
tRCKMPWH Minimum Pulse Width HIGH for Global Clock
0.75
0.85
1.00
ns
tRCKMPWL
Minimum Pulse Width LOW for Global Clock
0.85
0.96
1.13
ns
tRCKSW
Maximum Skew for Global Clock
0.23
0.26
0.31
ns
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element,
located in a lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully
loaded row (all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage-supply levels, refer to Table 2-6 on page 2-5 for derating values.
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