参数资料
| 型号： | A42MX16-1PQ100 |
| 厂商： | Microsemi SoC |
| 文件页数： | 106/142页 |
| 文件大小： | 0K |
| 描述： | IC FPGA MX SGL CHIP 24K 100-PQFP |
| 标准包装： | 66 |
| 系列： | MX |
| 输入/输出数： | 83 |
| 门数： | 24000 |
| 电源电压： | 3 V ~ 3.6 V，4.75 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-BQFP |
| 供应商设备封装： | 100-PQFP（14x20） |
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40MX and 42MX FPGA Families
1- 62
R e v i sio n 1 1
TTL Output Module Timing5
tDLH
Data-to-Pad HIGH
2.5
2.8
3.2
3.7
5.2
ns
tDHL
Data-to-Pad LOW
3.0
3.3
3.7
4.4
6.1
ns
tENZH
Enable Pad Z to HIGH
2.7
3.0
3.4
4.0
5.6
ns
tENZL
Enable Pad Z to LOW
3.0
3.3
3.8
4.4
6.2
ns
tENHZ
Enable Pad HIGH to Z
5.4
6.0
6.8
8.0
11.2
ns
tENLZ
Enable Pad LOW to Z
5.0
5.6
6.3
7.4
10.4
ns
tGLH
G-to-Pad HIGH
2.9
3.2
3.6
4.3
6.0
ns
tGHL
G-to-Pad LOW
2.9
3.2
3.6
4.3
6.0
ns
tLCO
I/O Latch Clock-to-Out
(Pad-to-Pad), 64 Clock Loading
5.7
6.3
7.1
8.4
11.9
ns
tACO
Array Clock-to-Out
(Pad-to-Pad), 64 Clock Loading
8.0
8.9
10.1
11.9
16.7
ns
dTLH
Capacitive Loading, LOW to HIGH
0.03
0.04
0.06 ns/pF
dTHL
Capacitive Loading, HIGH to LOW
0.04
0.05
0.07 ns/pF
Table 1-34 A42MX16 Timing Characteristics (Nominal 5.0 V Operation) (continued)
(Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed
–F Speed
Units
Parameter / Description
Min. Max. Min. Max.
Min. Max. Min. Max. Min. Max.
Notes:
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is
appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
can be obtained from the Timer utility.
4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
PAD signal to the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
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PDF描述 |
|---|---|
| A42MX16-1PQG100 | IC FPGA MX SGL CHIP 24K 100-PQFP |
| A42MX16-PQG100I | IC FPGA MX SGL CHIP 24K 100-PQFP |
| RSM43DRMD | CONN EDGECARD 86POS .156 WW |
| ABC43DRYS-S93 | CONN EDGECARD 86POS DIP .100 SLD |
| HMM43DRXN | CONN EDGECARD 86POS DIP .156 SLD |
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参数描述 |
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| A42MX16-1PQ100I | 功能描述:IC FPGA MX SGL CHIP 24K 100-PQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:40 系列:SX-A LAB/CLB数:6036 逻辑元件/单元数:- RAM 位总计:- 输入/输出数:360 门数:108000 电源电压:2.25 V ~ 5.25 V 安装类型:表面贴装 工作温度:0°C ~ 70°C 封装/外壳:484-BGA 供应商设备封装:484-FPBGA（27X27） |
| A42MX16-1PQ100M | 制造商:Microsemi Corporation 功能描述:FPGA 24K GATES 608 CELLS 119MHZ/198MHZ 0.45UM 3.3V/5V 100PQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 83 I/O 100PQFP 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 24K 100-PQFP |
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