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参数资料
型号： A54SX08-1PQ208
厂商： Microsemi SoC
文件页数： 30/64页
文件大小： 0K
描述： IC FPGA SX 12K GATES 208-PQFP
标准包装： 24
系列： SX
LAB/CLB数： 768
输入/输出数： 130
门数： 12000
电源电压： 3 V ~ 3.6 V，4.75 V ~ 5.25 V
安装类型： 表面贴装
工作温度： 0°C ~ 70°C
封装/外壳： 208-BFQFP
供应商设备封装： 208-PQFP（28x28）
SX Family FPGAs
1- 32
v3.2
Dedicated (Hardwired) Array Clock Network
tHCKH
Input LOW to HIGH (pad to R-Cell input)
1.9
2.1
2.4
2.8
ns
tHCKL
Input HIGH to LOW (pad to R-Cell input)
1.9
2.1
2.4
2.8
ns
tHPWH
Minimum Pulse Width HIGH
1.4
1.6
1.8
2.1
ns
tHPWL
Minimum Pulse Width LOW
1.4
1.6
1.8
2.1
ns
tHCKSW
Maximum Skew
0.3
0.4
0.5
ns
tHP
Minimum Period
2.7
3.1
3.6
4.2
ns
fHMAX
Maximum Frequency
350
320
280
240
MHz
Routed Array Clock Networks
tRCKH
Input LOW to HIGH (light load)
(pad to R-Cell input)
2.4
2.7
3.0
3.5
ns
tRCKL
Input HIGH to LOW (light load)
(pad to R-Cell input)
2.4
2.7
3.1
3.6
ns
tRCKH
Input LOW to HIGH (50% load)
(pad to R-Cell input)
2.7
3.0
3.5
4.1
ns
tRCKL
Input HIGH to LOW (50% load)
(pad to R-Cell input)
2.7
3.1
3.6
4.2
ns
tRCKH
Input LOW to HIGH (100% load)
(pad to R-Cell input)
2.7
3.1
3.5
4.1
ns
tRCKL
Input HIGH to LOW (100% load)
(pad to R-Cell input)
2.8
3.2
3.6
4.3
ns
tRPWH
Min. Pulse Width HIGH
2.1
2.4
2.7
3.2
ns
tRPWL
Min. Pulse Width LOW
2.1
2.4
2.7
3.2
ns
tRCKSW
Maximum Skew (light load)
0.85
0.98
1.1
1.3
ns
tRCKSW
Maximum Skew (50% load)
1.23
1.4
1.6
1.9
ns
tRCKSW
Maximum Skew (100% load)
1.30
1.5
1.7
2.0
ns
TTL Output Module Timing3
tDLH
Data-to-Pad LOW to HIGH
1.6
1.9
2.1
2.5
ns
tDHL
Data-to-Pad HIGH to LOW
1.6
1.9
2.1
2.5
ns
tENZL
Enable-to-Pad, Z to L
2.1
2.4
2.8
3.2
ns
tENZH
Enable-to-Pad, Z to H
2.3
2.7
3.1
3.6
ns
tENLZ
Enable-to-Pad, L to Z
1.4
1.7
1.9
2.2
ns
tENHZ
Enable-to-Pad, H to Z
1.3
1.5
1.7
2.0
ns
Table 1-20 A54SX32 Timing Characteristics (Continued)
(Worst-Case Commercial Conditions, VCCR= 4.75 V, VCCA,VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
'–3' Speed
'–2' Speed
'–1' Speed
'Std' Speed
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Note:
1. For dual-module macros, use tPD + tRD1 + tPDn, tRCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route
timing is based on actual routing delay measurements performed on the device prior to shipment.
3. Delays based on 35 pF loading, except tENZL and tENZH. For tENZL and tENZH the loading is 5 pF.
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PDF描述
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A54SX08-1PQ208M 制造商:未知厂家 制造商全称:未知厂家 功能描述:54SX Family FPGAs
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