参数资料
| 型号： | A54SX32A-1TQ176 |
| 厂商： | Microsemi SoC |
| 文件页数： | 50/108页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SX 48K GATES 176-TQFP |
| 标准包装： | 40 |
| 系列： | SX-A |
| LAB/CLB数： | 2880 |
| 输入/输出数： | 147 |
| 门数： | 48000 |
| 电源电压： | 2.25 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 176-LQFP |
| 供应商设备封装： | 176-TQFP（24x24） |
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SX-A Family FPGAs
2- 26
v5.3
Table 2-21 A54SX16A Timing Characteristics
(Worst-Case Commercial Conditions, VCCA = 2.25 V, VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
–3 Speed1
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
C-Cell Propagation Delays2
tPD
Internal Array Module
0.9
1.0
1.2
1.4
1.9
ns
Predicted Routing Delays3
tDC
FO
=
1
Routing
Delay,
Direct
Connect
0.1
ns
tFC
FO = 1 Routing Delay, Fast Connect
0.3
0.4
0.6
ns
tRD1
FO = 1 Routing Delay
0.3
0.4
0.5
0.6
ns
tRD2
FO = 2 Routing Delay
0.4
0.5
0.6
0.8
ns
tRD3
FO = 3 Routing Delay
0.5
0.6
0.7
0.8
1.1
ns
tRD4
FO = 4 Routing Delay
0.7
0.8
0.9
1
1.4
ns
tRD8
FO = 8 Routing Delay
1.2
1.4
1.5
1.8
2.5
ns
tRD12
FO = 12 Routing Delay
1.7
2
2.2
2.6
3.6
ns
R-Cell Timing
tRCO
Sequential Clock-to-Q
0.6
0.7
0.8
0.9
1.3
ns
tCLR
Asynchronous Clear-to-Q
0.5
0.6
0.8
1.0
ns
tPRESET
Asynchronous Preset-to-Q
0.7
0.8
1.0
1.4
ns
tSUD
Flip-Flop Data Input Set-Up
0.7
0.8
0.9
1.0
1.4
ns
tHD
Flip-Flop Data Input Hold
0.0
ns
tWASYN
Asynchronous Pulse Width
1.3
1.5
1.6
1.9
2.7
ns
tRECASYN
Asynchronous Recovery Time
0.3
0.4
0.5
0.7
ns
tHASYN
Asynchronous Removal Time
0.3
0.4
0.6
ns
tMPW
Clock Minimum Pulse Width
1.4
1.7
1.9
2.2
3.0
ns
Input Module Propagation Delays
tINYH
Input Data Pad to Y High 2.5 V
LVCMOS
0.5
0.6
0.7
0.8
1.1
ns
tINYL
Input Data Pad to Y Low 2.5 V
LVCMOS
0.8
0.9
1.0
1.1
1.6
ns
tINYH
Input Data Pad to Y High 3.3 V PCI
0.5
0.6
0.7
1.0
ns
tINYL
Input Data Pad to Y Low 3.3 V PCI
0.7
0.8
0.9
1.0
1.4
ns
tINYH
Input Data Pad to Y High 3.3 V
LVTTL
0.7
0.8
1.0
1.4
ns
tINYL
Input Data Pad to Y Low 3.3 V LVTTL
0.9
1.1
1.2
1.4
2.0
ns
Notes:
1. All –3 speed grades have been discontinued.
2. For dual-module macros, use tPD + tRD1 + tPDn , tRCO + tRD1 + tPDn , or tPD1 + tRD1 + tSUD , whichever is appropriate.
3. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
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PDF描述 |
|---|---|
| FMC13DREH-S13 | CONN EDGECARD 26POS .100 EXTEND |
| A54SX32A-TQG176I | IC FPGA SX 48K GATES 176-TQFP |
| A54SX32A-1TQG176 | IC FPGA SX 48K GATES 176-TQFP |
| RCB70DHBR | CONN EDGECARD 140PS R/A .050 DIP |
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参数描述 |
|---|---|
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| A54SX32A-1TQ176M | 制造商:Microsemi Corporation 功能描述:FPGA SX-A 32K GATES 1800 CELLS 278MHZ 0.25UM/0.22UM 2.5V 176 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 48K GATES 176TQFP 制造商:Microsemi Corporation 功能描述:IC FPGA 147 I/O 176TQFP |
| A54SX32A-1TQG100 | 功能描述:IC FPGA SX 48K GATES 100-TQFP RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:SX-A 标准包装:40 系列:SX-A LAB/CLB数:6036 逻辑元件/单元数:- RAM 位总计:- 输入/输出数:360 门数:108000 电源电压:2.25 V ~ 5.25 V 安装类型:表面贴装 工作温度:0°C ~ 70°C 封装/外壳:484-BGA 供应商设备封装:484-FPBGA（27X27） |
| A54SX32A-1TQG100I | 功能描述:IC FPGA SX 48K GATES 100-TQFP RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:SX-A 标准包装:40 系列:SX-A LAB/CLB数:6036 逻辑元件/单元数:- RAM 位总计:- 输入/输出数:360 门数:108000 电源电压:2.25 V ~ 5.25 V 安装类型:表面贴装 工作温度:0°C ~ 70°C 封装/外壳:484-BGA 供应商设备封装:484-FPBGA（27X27） |
| A54SX32A-1TQG100M | 制造商:Microsemi Corporation 功能描述:FPGA SX-A 32K GATES 1800 CELLS 278MHZ 0.25UM/0.22UM 2.5V 100 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 48K GATES 100TQFP 制造商:Microsemi Corporation 功能描述:IC FPGA 81 I/O 100TQFP |
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