参数资料
| 型号： | AD1937WBSTZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 35/36页 |
| 文件大小： | 0K |
| 描述： | IC CODEC 4/ADC DIFF OUT 64-LQFP |
| 标准包装： | 1 |
| 类型： | 通用 |
| 数据接口： | 串行 |
| 分辨率（位）： | 24 b |
| ADC / DAC 数量： | 4 / 8 |
| 三角积分调变： | 是 |
| S/N 比，标准 ADC / DAC (db)： | 96 / 96 |
| 动态范围，标准 ADC / DAC (db)： | 105 / 110 |
| 电压 - 电源，模拟： | 3 V ~ 3.6 V |
| 电压 - 电源，数字： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
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AD1937
Rev. B | Page 8 of 36
TIMING SPECIFICATIONS
40°C < TC < +125°C, DVDD = 3.3 V ± 10%.
Table 8.
Parameter
Condition
Comments
Min
Max
Unit
INPUT MASTER CLOCK (MCLK) AND RESET
tMH
MCLK duty cycle
DAC/ADC clock source = PLL clock
@ 256 fS, 384 fS, 512 fS, and 768 fS
40
60
%
tMH
DAC/ADC clock source = direct MCLK
@ 512 fS (bypass on-chip PLL)
40
60
%
fMCLK
MCLK frequency
PLL mode, 256 fS reference
6.9
13.8
MHz
fMCLK
Direct 512 fS mode
27.6
MHz
tPDR
Low
15
ns
tPDRR
Recovery
Reset to active output
4096
tMCLK
PLL
Lock Time
MCLK or LRCLK
10
ms
256 fS VCO Clock, Output Duty Cycle,
MCLKO/MCLKXO Pin
40
60
%
I2C
fSCL
SCL clock frequency
400
kHz
tSCLL
SCL low
1.3
μs
tSCLH
SCL high
0.6
μs
tSCS
Setup time (start condition)
Relevent for repeated start condition
0.6
μs
tSCH
Hold time (start condition)
First clock generated after this period
0.6
μs
tSSH
Setup time (stop condition)
0.6
μs
tDS
Data setup time
100
ns
tSR
SDA and SCL rise time
300
ns
tSF
SDA and SCL fall time
300
ns
tBFT
Bus-free time
Between stop and start
1.3
μs
DAC SERIAL PORT
See Figure 2
tDBH
DBCLK high
Slave mode
10
ns
tDBL
DBCLK low
Slave mode
10
ns
tDLS
DLRCLK setup
To DBCLK rising, slave mode
10
ns
DLRCLK skew
From DBCLK falling, master mode
8
+8
ns
tDLH
DLRCLK hold
From DBCLK rising, slave mode
5
ns
tDDS
DSDATA setup
To DBCLK rising
10
ns
tDDH
DSDATA hold
From DBCLK rising
5
ns
ADC SERIAL PORT
See Figure 3
tABH
ABCLK high
Slave mode
10
ns
tABL
ABCLK low
Slave mode
10
ns
tALS
ALRCLK setup
To ABCLK rising, slave mode
10
ns
ALRCLK skew
From ABCLK falling, master mode
8
+8
ns
tALH
ALRCLK hold
From ABCLK rising, slave mode
5
ns
tABDD
ASDATA delay
From ABCLK falling, any mode
18
ns
AUXILIARY INTERFACE
tAXDS
AAUXDATA setup
To AUXBCLK rising
10
ns
tAXDH
AAUXDATA hold
From AUXBCLK rising
5
ns
tDXDD
DAUXDATA delay
From AUXBCLK falling
18
ns
tXBH
AUXBCLK high
10
ns
tXBL
AUXBCLK low
10
ns
tDLS
AUXLRCLK setup
To AUXBCLK rising
10
ns
tDLH
AUXLRCLK hold
From AUXBCLK rising
5
ns
相关PDF资料 |
PDF描述 |
|---|---|
| AD1938WBSTZ | IC CODEC 24BIT 4ADC/8DAC 48LQFP |
| AD1939WBSTZ-RL | AUDIO CODEC W/ON CHIP 4ADC 8DAC |
| AD1953YSTZ | IC DSP DAC AUDIO3CH/26BIT 48LQFP |
| AD1954YSTZRL | IC DAC AUDIO 3CHAN 26BIT 48LQFP |
| AD1955ARSZRL | IC DAC AUDIO 16-24BIT 28SSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| AD1937WBSTZ-RL | 功能描述:IC CODEC 4/ADC DIFF OUT 64-LQFP RoHS:是 类别:集成电路 (IC) >> 接口 - 编解码器 系列:- 标准包装:2,500 系列:- 类型:立体声音频 数据接口:串行 分辨率（位）:18 b ADC / DAC 数量:2 / 2 三角积分调变:是 S/N 比，标准 ADC / DAC (db):81.5 / 88 动态范围，标准 ADC / DAC (db):82 / 87.5 电压 - 电源，模拟:2.6 V ~ 3.3 V 电压 - 电源，数字:1.7 V ~ 3.3 V 工作温度:-40°C ~ 85°C 安装类型:表面贴装 封装/外壳:48-WFQFN 裸露焊盘 供应商设备封装:48-TQFN-EP（7x7） 包装:带卷 (TR) |
| AD1937XSTZ | 制造商:AD 制造商全称:Analog Devices 功能描述:4 ADC/8 DAC with PLL, 192 kHz, 24 Bit CODEC |
| AD1937XSTZRL | 制造商:AD 制造商全称:Analog Devices 功能描述:4 ADC/8 DAC with PLL, 192 kHz, 24 Bit CODEC |
| AD1938 | 制造商:AD 制造商全称:Analog Devices 功能描述:4 ADC/8 DAC with PLL, 192 kHz, 24-Bit CODEC |
| AD1938WBSTZ | 功能描述:IC CODEC 24BIT 4ADC/8DAC 48LQFP RoHS:是 类别:集成电路 (IC) >> 接口 - 编解码器 系列:- 标准包装:2,500 系列:- 类型:立体声音频 数据接口:串行 分辨率（位）:18 b ADC / DAC 数量:2 / 2 三角积分调变:是 S/N 比，标准 ADC / DAC (db):81.5 / 88 动态范围，标准 ADC / DAC (db):82 / 87.5 电压 - 电源，模拟:2.6 V ~ 3.3 V 电压 - 电源，数字:1.7 V ~ 3.3 V 工作温度:-40°C ~ 85°C 安装类型:表面贴装 封装/外壳:48-WFQFN 裸露焊盘 供应商设备封装:48-TQFN-EP（7x7） 包装:带卷 (TR) |
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