参数资料
| 型号： | AD5263BRU50 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/28页 |
| 文件大小： | 0K |
| 描述： | IC POT QUAD 50K 256POS 24-TSSOP |
| 标准包装： | 62 |
| 接片： | 256 |
| 电阻（欧姆）： | 50k |
| 电路数： | 4 |
| 温度系数： | 标准值 30 ppm/°C |
| 存储器类型： | 易失 |
| 接口： | I²C，SPI（芯片选择，设备位址） |
| 电源电压： | 2.7 V ~ 5.5 V，5 V ~ 15 V |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 24-TSSOP |
| 包装： | 管件 |
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Data Sheet
AD5263
Rev. F | Page 5 of 28
TIMING CHARACTERISTICS—20 k, 50 k, 200 k VERSIONS
VDD = +5 V, VSS = –5 V, VL = +5 V, VA = +VDD, VB = 0 V, –40°C < TA < +125°C, unless otherwise noted.
Table 2.
Parameter
Symbol
Conditions
Min
Typ1
Max
Unit
SPI INTERFACE TIMING CHARACTERISTICS
Clock Frequency
f
CLK
25
MHz
Input Clock Pulse Width
t
CH, tCL
Clock level high or low
20
ns
Data Setup Time
t
DS
10
ns
Data Hold Time
t
DH
10
ns
CS Setup Time
t
CSS
15
ns
CS High Pulse Width
t
CSW
20
ns
CLK Fall to CS Fall Hold Time
t
CSH0
0
ns
CLK Fall to CS Rise Hold Time
t
CSH1
0
ns
CS Rise to Clock Rise Setup
t
CS1
10
ns
Reset Pulse Width
t
RS
5
ns
I2C INTERFACE TIMING CHARACTERISTICS
Specifications apply to all parts2, 3
SCL Clock Frequency
f
SCL
400
kHz
t
BUF Bus Free Time Between Stop and Start
t
1
1.3
s
t
HD;STA Hold Time (Repeated Start)
t
2
After this period, the first clock
pulse is generated.
0.6
s
t
LOW Low Period of SCL Clock
t
3
1.3
s
t
HIGH High Period of SCL Clock
t
4
0.6
50
s
t
SU;STA Setup Time for Start Condition
t
5
0.6
s
t
HD;DAT Data Hold Time
t
6
0.9
s
t
SU;DAT Data Setup Time
t
7
100
ns
t
F Fall Time of Both SDA and SCL Signals
t
8
300
ns
t
R Rise Time of Both SDA and SCL Signals
t
9
300
ns
t
SU;STO Setup Time for Stop Condition
t
10
0.6
s
1 Typicals represent average readings at +25°C and V
DD = +5 V, VSS = 5 V
2 Guaranteed by design and not subject to production test.
3 See timing diagrams for location of measured values. All input control voltages are specified with t
R = tF = 2 ns (10% to 90% of 3 V) and timed from a voltage level
of 1.5 V. Switching characteristics are measured using VL = 5 V.
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