参数资料
| 型号： | AD5370BSTZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 27/29页 |
| 文件大小： | 0K |
| 描述： | IC DAC 16BIT 40CH SERIAL 64-LQFP |
| 产品培训模块： | Data Converter Fundamentals DAC Architectures |
| 设计资源： | 40 Channels of Programmable Output Span Using AD5371 (CN0149) |
| 标准包装： | 1 |
| 设置时间： | 20µs |
| 位数： | 16 |
| 数据接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 转换器数目： | 40 |
| 电压电源： | 双 ± |
| 功率耗散（最大）： | 610mW |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
| 输出数目和类型： | 40 电压，单极；40 电压，双极 |
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AD5370
Rev. 0 | Page 6 of 28
TIMING CHARACTERISTICS
DVCC = 2.5 V to 5.5 V; VDD = 9 V to 16.5 V; VSS = 16.5 V to 4.5 V; VREF = 3 V; AGND = DGND = SIGGND = 0 V; CL = 200 pF to GND;
RL = open circuit; gain (M), offset (C), and DAC offset registers at default values; all specifications TMIN to TMAX, unless otherwise noted.
Table 4. SPI Interface
Limit at TMIN, TMAX
Min
Typ
Max
Unit
Description
t1
20
ns
SCLK cycle time
t2
8
ns
SCLK high time
t3
8
ns
SCLK low time
t4
11
ns
SYNC falling edge to SCLK falling edge setup time
t5
20
ns
Minimum SYNC high time
t6
10
ns
24th SCLK falling edge to SYNC rising edge
t7
5
ns
Data setup time
t8
5
ns
Data hold time
42
ns
SYNC rising edge to BUSY falling edge
t10
1.5
μs
BUSY pulse width low (single-channel update); see Table 8
t11
600
ns
Single-channel update cycle time
t12
20
ns
SYNC rising edge to LDAC falling edge
t13
10
ns
LDAC pulse width low
t14
3
μs
BUSY rising edge to DAC output response time
t15
0
ns
BUSY rising edge to LDAC falling edge
t16
3
μs
LDAC falling edge to DAC output response time
t17
20
30
μs
DAC output settling time
t18
140
ns
CLR/RESET pulse activation time
t19
30
ns
RESET pulse width low
t20
400
μs
RESET time indicated by BUSY low
t21
270
ns
Minimum SYNC high time in readback mode
25
ns
SCLK rising edge to SDO valid
t23
80
ns
RESET rising edge to BUSY falling edge
1 Guaranteed by design and characterization, not production tested.
2 All input signals are specified with tR = tF = 2 ns (10% to 90% of DVCC) and timed from a voltage level of 1.2 V.
3 See Figure 4 and Figure 5.
4 This is measured with the load circuit shown in Figure 2.
5 This is measured with the load circuit shown in Figure 3.
TIMING DIAGRAMS
TO
OUTPUT
PIN
CL
50pF
RL
2.2k
VOL
DVCC
05
81
3-
00
2
VOH (MIN) – VOL (MAX)
2
200A
IOL
200A
IOH
TO OUTPUT
PIN
CL
50pF
0
58
13
-00
3
Figure 2. Load Circuit for BUSY Timing Diagram
Figure 3. Load Circuit for SDO Timing Diagram
相关PDF资料 |
PDF描述 |
|---|---|
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| AD5378ABC | IC DAC 14BIT 32CHAN 108CSPBGA |
| AD5379ABC | IC DAC 14BIT 40CH 108-CSPBGA |
| AD5380BSTZ-3 | IC DAC 14BIT 40CHAN 3V 100LQFP |
| AD5381BSTZ-5 | IC DAC 12BIT 40CH 5V 100-LQFP |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| AD5371BBCZ-REEL | 功能描述:IC DAC 14BIT 40CH SER 100-CSPBGA RoHS:是 类别:集成电路 (IC) >> 数据采集 - 数模转换器 系列:- 产品培训模块:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 标准包装:1,000 系列:- 设置时间:1µs 位数:8 数据接口:串行 转换器数目:8 电压电源:双 ± 功率耗散（最大）:941mW 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:24-SOIC（0.295"，7.50mm 宽） 供应商设备封装:24-SOIC W 包装:带卷 (TR) 输出数目和类型:8 电压，单极 采样率（每秒）:* |
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