参数资料
| 型号： | AD5412AREZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 44/44页 |
| 文件大小： | 0K |
| 描述： | IC DAC 12BIT SER 24TSSOP |
| 设计资源： | Simplified 12-Bit Voltage and 4 mA-to-20 mA Output Solution Using AD5412 (CN0097) |
| 标准包装： | 62 |
| 设置时间： | 25µs |
| 位数： | 12 |
| 数据接口： | MICROWIRE?，串行，SPI? |
| 转换器数目： | 1 |
| 电压电源： | 模拟和数字，双 ± |
| 功率耗散（最大）： | 128mW |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-TSSOP（0.173"，4.40mm）裸露焊盘 |
| 供应商设备封装： | 24-TSSOP 裸露焊盘 |
| 包装： | 管件 |
| 输出数目和类型： | 1 电流，单极；1 电流，双极；1 电压，单极；1 电压，双极 |
| 采样率（每秒）： | 40k |
| 产品目录页面： | 782 (CN2011-ZH PDF) |
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Data Sheet
AD5412/AD5422
Rev. I | Page 9 of 44
TIMING CHARACTERISTICS
AVDD = 10.8 V to 26.4 V, AVSS = 26.4 V to 3 V/0 V, AVDD + |AVSS| < 52.8V, GND = 0 V, REFIN = +5 V external; DVCC = 2.7 V to 5.5 V.
VOUT: RLOAD = 1 k, CL = 200 pF, IOUT: RLOAD = 300 Ω; all specifications TMIN to TMAX, unless otherwise noted.
Table 4.
Parameter1, 2, 3
Limit at TMIN, TMAX
Unit
Description
WRITE MODE
t1
33
ns min
SCLK cycle time
t2
13
ns min
SCLK low time
t3
13
ns min
SCLK high time
t4
13
ns min
LATCH delay time
t5
40
ns min
LATCH high time
t5
5
s min
LATCH high time (after a write to the control register)
t6
5
ns min
Data setup time
t7
5
ns min
Data hold time
t8
40
ns min
LATCH low time
t9
20
ns min
CLEAR pulse width
t10
5
s max
CLEAR activation time
READBACK MODE
t11
90
ns min
SCLK cycle time
t12
40
ns min
SCLK low time
t13
40
ns min
SCLK high time
t14
13
ns min
LATCH delay time
t15
40
ns min
LATCH high time
t16
5
ns min
Data setup time
t17
5
ns min
Data hold time
t18
40
ns min
LATCH low time
t19
35
ns max
Serial output delay time (CL SDO4 = 15 pF)
t20
35
ns max
LATCH rising edge to SDO tristate (CL SDO4 = 15 pF)
DAISY-CHAIN MODE
t21
90
ns min
SCLK cycle time
t22
40
ns min
SCLK low time
t23
40
ns min
SCLK high time
t24
13
ns min
LATCH delay time
t25
40
ns min
LATCH high time
t26
5
ns min
Data setup time
t27
5
ns min
Data hold time
t28
40
ns min
LATCH low time
t29
35
ns max
Serial output delay time (CL SDO4 = 15 pF)
1
Guaranteed by characterization; not production tested.
2
All input signals are specified with tR = tF = 5 ns (10% to 90% of DVCC) and timed from a voltage level of 1.2 V.
3
4
CL SDO = capacitive load on SDO output.
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