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参数资料
| 型号： | AD5441BRMZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 13/17页 |
| 文件大小： | 0K |
| 描述： | IC DAC 12BIT SERIAL IN 8MSOP |
| 产品培训模块： | Data Converter Fundamentals DAC Architectures |
| 标准包装： | 1,000 |
| 设置时间： | 500ns |
| 位数： | 12 |
| 数据接口： | 串行 |
| 转换器数目： | 1 |
| 电压电源： | 单电源 |
| 功率耗散（最大）： | 55µW |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-TSSOP，8-MSOP（0.118"，3.00mm 宽） |
| 供应商设备封装： | 8-MSOP |
| 包装： | 带卷 (TR) |
| 输出数目和类型： | 1 电流，单极；1 电流，双极 |
| 采样率（每秒）： | 5M |
| 配用： | EVAL-AD5541/42EBZ-ND - BOARD EVAL FOR AD5441/2 |
AD5441
Rev. A | Page 4 of 16
TIMING CHARACTERISTICS
All input control signals are specified with tR = tF = 2 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2; VDD + 2.5 V
to 5.5 V, VREF = 10 V; temperature range = 40°C to +125°C; all specifications TMIN to TMAX, unless otherwise noted.
Table 2. Timing Characteristics
Parameter
2.5 V
5.5 V
Unit
Conditions/Comments
tDS
10
5
ns min
Data setup
tDH
5
ns min
Data hold
tCH
15
10
ns min
Clock width high
tCL
15
10
ns min
Clock width low
tLD
20
10
ns min
Load pulse width
tLD1
0
ns min
LD DAC high to MSB CLK high
tASB
0
ns min
LSB CLK to LD DAC
Timing Diagrams
SRI
CLK
LD
D11
D10
D9
D8
D6D5
D4D3D2D1
D0
D7
tLD1
tASB
DAC REGISTER LOAD
0
64
92
-1
02
Figure 2. Full Data Transmission
SRI
CLK
tDS
tDH
tCL
tCH
Dxx
DATA LOADED MSB(D11) FIRST
0
64
92
-1
03
Figure 3. Bit Data Transmission
FS
ZS
VOUT
tLD
±1LSB
ERROR BAND
LD
06
49
2-
1
0
4
Figure 4. Output Transition
Table 3. Control Logic Truth Table
CLK
LD
Serial Shift Register Function
DAC Register Function
H
Shift register data advanced one bit
Latched
↑
L
Shift register data advanced one bit
Transparent
H or L
L
No effect
Updated with current shift register contents
L
No effect
Latched all 12 bits
1
equals positive logic transition.
↑
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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